Timing Report

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Design Name ccd_logic
Device, Speed (SpeedFile Version) XC9572, -15 (3.0)
Date Created Wed Jun 14 00:51:51 2006
Created By Timing Report Generator: version I.27
Copyright Copyright (c) 1995-2005 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.

Performance Summary
Min. Clock Period 18.000 ns.
Max. Clock Frequency (fSYSTEM) 55.556 MHz.
Limited by Cycle Time for PIX_CLK.Q
Clock to Setup (tCYC) 18.000 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
TS1003 0.0 0.0 0 0
TS1004 0.0 0.0 0 0
TS1005 0.0 0.0 0 0
TS1006 0.0 0.0 0 0
TS1007 0.0 0.0 0 0
TS1008 0.0 0.0 0 0
TS1009 0.0 0.0 0 0
AUTO_TS_F2F 0.0 18.0 204 204
AUTO_TS_P2P 0.0 0.0 0 0
AUTO_TS_P2F 0.0 3.0 1 1
AUTO_TS_F2P 0.0 27.0 13 13


Constraint: TS1000

Description: PERIOD:PERIOD_INT_EN.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_INT0_OBUF.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_ROG_EN.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1003

Description: PERIOD:PERIOD_RESET_EN.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1004

Description: PERIOD:PERIOD_INT_RES.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1005

Description: PERIOD:PERIOD_ADC_EN.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1006

Description: PERIOD:PERIOD_ADC_ACT.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1007

Description: PERIOD:PERIOD_PIX_CLK.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1008

Description: PERIOD:PERIOD_CLK:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1009

Description: PERIOD:PERIOD_PIX_CLK.CLKF:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CLK_CNT<0>.Q to CLK_CNT<1>.D 0.000 18.000 -18.000
CLK_CNT<0>.Q to CLK_CNT<2>.D 0.000 18.000 -18.000
CLK_CNT<0>.Q to CLK_CNT<3>.D 0.000 18.000 -18.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CLK to FCLK-IO_0 0.000 3.000 -3.000


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
INT_ACT.Q to INT1 0.000 27.000 -27.000
PIX_CNT<1>.Q to CCD_ROG 0.000 27.000 -27.000
PIX_CNT<2>.Q to CCD_ROG 0.000 27.000 -27.000



Number of constraints not met: 3

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
PIX_CLK.Q 55.556 Limited by Cycle Time for PIX_CLK.Q
CLK 55.556 Limited by Cycle Time for CLK

Setup/Hold Times for Clocks


Clock to Pad Timing


Clock to Setup Times for Clocks

Clock to Setup for clock CCD_CLK.Q
Source Destination Delay
PIX_CNT<0>.Q PIX_CNT<1>.D 18.000
PIX_CNT<0>.Q PIX_CNT<2>.D 18.000
PIX_CNT<0>.Q PIX_CNT<4>.D 18.000
PIX_CNT<0>.Q PIX_CNT<6>.D 18.000
PIX_CNT<0>.Q PIX_CNT<7>.D 18.000
PIX_CNT<0>.Q PIX_CNT<8>.D 18.000
PIX_CNT<0>.Q PIX_CNT<9>.D 18.000
PIX_CNT<1>.Q INT_ACT.D 18.000
PIX_CNT<1>.Q PIX_CNT<0>.D 18.000
PIX_CNT<1>.Q PIX_CNT<10>.D 18.000
PIX_CNT<1>.Q PIX_CNT<11>.D 18.000
PIX_CNT<1>.Q PIX_CNT<3>.D 18.000
PIX_CNT<1>.Q PIX_CNT<5>.D 18.000
PIX_CNT<2>.Q INT_ACT.D 18.000
PIX_CNT<2>.Q PIX_CNT<0>.D 18.000
PIX_CNT<2>.Q PIX_CNT<10>.D 18.000
PIX_CNT<2>.Q PIX_CNT<11>.D 18.000
PIX_CNT<2>.Q PIX_CNT<3>.D 18.000
PIX_CNT<2>.Q PIX_CNT<5>.D 18.000
PIX_CNT<3>.Q PIX_CNT<4>.D 18.000
PIX_CNT<3>.Q PIX_CNT<6>.D 18.000
PIX_CNT<3>.Q PIX_CNT<7>.D 18.000
PIX_CNT<3>.Q PIX_CNT<8>.D 18.000
PIX_CNT<3>.Q PIX_CNT<9>.D 18.000
PIX_CNT<4>.Q INT_ACT.D 18.000
PIX_CNT<4>.Q PIX_CNT<0>.D 18.000
PIX_CNT<4>.Q PIX_CNT<10>.D 18.000
PIX_CNT<4>.Q PIX_CNT<11>.D 18.000
PIX_CNT<4>.Q PIX_CNT<3>.D 18.000
PIX_CNT<4>.Q PIX_CNT<5>.D 18.000
PIX_CNT<5>.Q PIX_CNT<6>.D 18.000
PIX_CNT<5>.Q PIX_CNT<7>.D 18.000
PIX_CNT<5>.Q PIX_CNT<8>.D 18.000
PIX_CNT<5>.Q PIX_CNT<9>.D 18.000
PIX_CNT<6>.Q INT_ACT.D 18.000
PIX_CNT<6>.Q PIX_CNT<0>.D 18.000
PIX_CNT<6>.Q PIX_CNT<10>.D 18.000
PIX_CNT<6>.Q PIX_CNT<11>.D 18.000
PIX_CNT<6>.Q PIX_CNT<3>.D 18.000
PIX_CNT<6>.Q PIX_CNT<5>.D 18.000
PIX_CNT<7>.Q INT_ACT.D 18.000
PIX_CNT<7>.Q PIX_CNT<0>.D 18.000
PIX_CNT<7>.Q PIX_CNT<10>.D 18.000
PIX_CNT<7>.Q PIX_CNT<11>.D 18.000
PIX_CNT<7>.Q PIX_CNT<3>.D 18.000
PIX_CNT<7>.Q PIX_CNT<5>.D 18.000
PIX_CNT<8>.Q INT_ACT.D 18.000
PIX_CNT<8>.Q PIX_CNT<0>.D 18.000
PIX_CNT<8>.Q PIX_CNT<10>.D 18.000
PIX_CNT<8>.Q PIX_CNT<11>.D 18.000
PIX_CNT<8>.Q PIX_CNT<3>.D 18.000
PIX_CNT<8>.Q PIX_CNT<5>.D 18.000
PIX_CNT<9>.Q INT_ACT.D 18.000
PIX_CNT<9>.Q PIX_CNT<0>.D 18.000
PIX_CNT<9>.Q PIX_CNT<10>.D 18.000
PIX_CNT<9>.Q PIX_CNT<11>.D 18.000
PIX_CNT<9>.Q PIX_CNT<3>.D 18.000
PIX_CNT<9>.Q PIX_CNT<5>.D 18.000
INT_ACT.Q INT_ACT.D 10.500
PIX_CNT<0>.Q INT_ACT.D 10.500
PIX_CNT<0>.Q PIX_CNT<0>.D 10.500
PIX_CNT<0>.Q PIX_CNT<10>.D 10.500
PIX_CNT<0>.Q PIX_CNT<11>.D 10.500
PIX_CNT<0>.Q PIX_CNT<3>.D 10.500
PIX_CNT<0>.Q PIX_CNT<5>.D 10.500
PIX_CNT<10>.Q INT_ACT.D 10.500
PIX_CNT<10>.Q PIX_CNT<0>.D 10.500
PIX_CNT<10>.Q PIX_CNT<11>.D 10.500
PIX_CNT<10>.Q PIX_CNT<3>.D 10.500
PIX_CNT<10>.Q PIX_CNT<5>.D 10.500
PIX_CNT<11>.Q INT_ACT.D 10.500
PIX_CNT<11>.Q PIX_CNT<0>.D 10.500
PIX_CNT<11>.Q PIX_CNT<11>.D 10.500
PIX_CNT<11>.Q PIX_CNT<3>.D 10.500
PIX_CNT<11>.Q PIX_CNT<5>.D 10.500
PIX_CNT<1>.Q PIX_CNT<2>.D 10.500
PIX_CNT<1>.Q PIX_CNT<4>.D 10.500
PIX_CNT<1>.Q PIX_CNT<6>.D 10.500
PIX_CNT<1>.Q PIX_CNT<7>.D 10.500
PIX_CNT<1>.Q PIX_CNT<8>.D 10.500
PIX_CNT<1>.Q PIX_CNT<9>.D 10.500
PIX_CNT<2>.Q PIX_CNT<4>.D 10.500
PIX_CNT<2>.Q PIX_CNT<6>.D 10.500
PIX_CNT<2>.Q PIX_CNT<7>.D 10.500
PIX_CNT<2>.Q PIX_CNT<8>.D 10.500
PIX_CNT<2>.Q PIX_CNT<9>.D 10.500
PIX_CNT<3>.Q INT_ACT.D 10.500
PIX_CNT<3>.Q PIX_CNT<0>.D 10.500
PIX_CNT<3>.Q PIX_CNT<10>.D 10.500
PIX_CNT<3>.Q PIX_CNT<11>.D 10.500
PIX_CNT<3>.Q PIX_CNT<3>.D 10.500
PIX_CNT<3>.Q PIX_CNT<5>.D 10.500
PIX_CNT<4>.Q PIX_CNT<6>.D 10.500
PIX_CNT<4>.Q PIX_CNT<7>.D 10.500
PIX_CNT<4>.Q PIX_CNT<8>.D 10.500
PIX_CNT<4>.Q PIX_CNT<9>.D 10.500
PIX_CNT<5>.Q INT_ACT.D 10.500
PIX_CNT<5>.Q PIX_CNT<0>.D 10.500
PIX_CNT<5>.Q PIX_CNT<10>.D 10.500
PIX_CNT<5>.Q PIX_CNT<11>.D 10.500
PIX_CNT<5>.Q PIX_CNT<3>.D 10.500
PIX_CNT<5>.Q PIX_CNT<5>.D 10.500
PIX_CNT<6>.Q PIX_CNT<7>.D 10.500
PIX_CNT<6>.Q PIX_CNT<8>.D 10.500
PIX_CNT<6>.Q PIX_CNT<9>.D 10.500
PIX_CNT<7>.Q PIX_CNT<8>.D 10.500
PIX_CNT<7>.Q PIX_CNT<9>.D 10.500
PIX_CNT<8>.Q PIX_CNT<9>.D 10.500

Clock to Setup for clock CLK
Source Destination Delay
CLK_CNT<0>.Q CLK_CNT<1>.D 18.000
CLK_CNT<0>.Q CLK_CNT<2>.D 18.000
CLK_CNT<0>.Q CLK_CNT<3>.D 18.000
CLK_CNT<0>.Q CLK_CNT<4>.D 18.000
CLK_CNT<0>.Q CLK_CNT<5>.D 18.000
CLK_CNT<0>.Q CLK_CNT<7>.D 18.000
CLK_CNT<1>.Q CLK_CNT<0>.D 18.000
CLK_CNT<1>.Q CLK_CNT<3>.D 18.000
CLK_CNT<1>.Q CLK_CNT<4>.D 18.000
CLK_CNT<1>.Q CLK_CNT<5>.D 18.000
CLK_CNT<1>.Q CLK_CNT<6>.D 18.000
CLK_CNT<1>.Q CLK_CNT<7>.D 18.000
CLK_CNT<1>.Q CLK_CNT<8>.D 18.000
CLK_CNT<1>.Q CLK_CNT<9>.D 18.000
CLK_CNT<2>.Q CLK_CNT<0>.D 18.000
CLK_CNT<2>.Q CLK_CNT<3>.D 18.000
CLK_CNT<2>.Q CLK_CNT<4>.D 18.000
CLK_CNT<2>.Q CLK_CNT<5>.D 18.000
CLK_CNT<2>.Q CLK_CNT<6>.D 18.000
CLK_CNT<2>.Q CLK_CNT<7>.D 18.000
CLK_CNT<2>.Q CLK_CNT<8>.D 18.000
CLK_CNT<2>.Q CLK_CNT<9>.D 18.000
CLK_CNT<3>.Q CLK_CNT<0>.D 18.000
CLK_CNT<3>.Q CLK_CNT<1>.D 18.000
CLK_CNT<3>.Q CLK_CNT<2>.D 18.000
CLK_CNT<3>.Q CLK_CNT<6>.D 18.000
CLK_CNT<3>.Q CLK_CNT<8>.D 18.000
CLK_CNT<3>.Q CLK_CNT<9>.D 18.000
CLK_CNT<4>.Q CLK_CNT<0>.D 18.000
CLK_CNT<4>.Q CLK_CNT<1>.D 18.000
CLK_CNT<4>.Q CLK_CNT<2>.D 18.000
CLK_CNT<4>.Q CLK_CNT<6>.D 18.000
CLK_CNT<4>.Q CLK_CNT<8>.D 18.000
CLK_CNT<4>.Q CLK_CNT<9>.D 18.000
CLK_CNT<5>.Q CLK_CNT<0>.D 18.000
CLK_CNT<5>.Q CLK_CNT<1>.D 18.000
CLK_CNT<5>.Q CLK_CNT<2>.D 18.000
CLK_CNT<5>.Q CLK_CNT<6>.D 18.000
CLK_CNT<5>.Q CLK_CNT<8>.D 18.000
CLK_CNT<5>.Q CLK_CNT<9>.D 18.000
CLK_CNT<6>.Q CLK_CNT<1>.D 18.000
CLK_CNT<6>.Q CLK_CNT<2>.D 18.000
CLK_CNT<6>.Q CLK_CNT<3>.D 18.000
CLK_CNT<6>.Q CLK_CNT<4>.D 18.000
CLK_CNT<6>.Q CLK_CNT<5>.D 18.000
CLK_CNT<6>.Q CLK_CNT<7>.D 18.000
CLK_CNT<7>.Q CLK_CNT<0>.D 18.000
CLK_CNT<7>.Q CLK_CNT<1>.D 18.000
CLK_CNT<7>.Q CLK_CNT<2>.D 18.000
CLK_CNT<7>.Q CLK_CNT<8>.D 18.000
CLK_CNT<7>.Q CLK_CNT<9>.D 18.000
CLK_CNT<8>.Q CLK_CNT<1>.D 18.000
CLK_CNT<8>.Q CLK_CNT<2>.D 18.000
CLK_CNT<8>.Q CLK_CNT<3>.D 18.000
CLK_CNT<8>.Q CLK_CNT<4>.D 18.000
CLK_CNT<8>.Q CLK_CNT<5>.D 18.000
CLK_CNT<8>.Q CLK_CNT<7>.D 18.000
CLK_CNT<9>.Q CLK_CNT<1>.D 18.000
CLK_CNT<9>.Q CLK_CNT<2>.D 18.000
CLK_CNT<9>.Q CLK_CNT<3>.D 18.000
CLK_CNT<9>.Q CLK_CNT<4>.D 18.000
CLK_CNT<9>.Q CLK_CNT<5>.D 18.000
CLK_CNT<9>.Q CLK_CNT<7>.D 18.000
CLK_CNT<0>.Q CLK_CNT<0>.D 10.500
CLK_CNT<0>.Q CLK_CNT<6>.D 10.500
CLK_CNT<0>.Q CLK_CNT<8>.D 10.500
CLK_CNT<0>.Q CLK_CNT<9>.D 10.500
CLK_CNT<1>.Q CLK_CNT<1>.D 10.500
CLK_CNT<1>.Q CLK_CNT<2>.D 10.500
CLK_CNT<2>.Q CLK_CNT<1>.D 10.500
CLK_CNT<2>.Q CLK_CNT<2>.D 10.500
CLK_CNT<3>.Q CLK_CNT<3>.D 10.500
CLK_CNT<3>.Q CLK_CNT<4>.D 10.500
CLK_CNT<3>.Q CLK_CNT<5>.D 10.500
CLK_CNT<3>.Q CLK_CNT<7>.D 10.500
CLK_CNT<4>.Q CLK_CNT<3>.D 10.500
CLK_CNT<4>.Q CLK_CNT<4>.D 10.500
CLK_CNT<4>.Q CLK_CNT<5>.D 10.500
CLK_CNT<4>.Q CLK_CNT<7>.D 10.500
CLK_CNT<5>.Q CLK_CNT<3>.D 10.500
CLK_CNT<5>.Q CLK_CNT<4>.D 10.500
CLK_CNT<5>.Q CLK_CNT<5>.D 10.500
CLK_CNT<5>.Q CLK_CNT<7>.D 10.500
CLK_CNT<6>.Q CLK_CNT<0>.D 10.500
CLK_CNT<6>.Q CLK_CNT<8>.D 10.500
CLK_CNT<6>.Q CLK_CNT<9>.D 10.500
CLK_CNT<7>.Q CLK_CNT<3>.D 10.500
CLK_CNT<7>.Q CLK_CNT<4>.D 10.500
CLK_CNT<7>.Q CLK_CNT<5>.D 10.500
CLK_CNT<7>.Q CLK_CNT<7>.D 10.500
CLK_CNT<8>.Q CLK_CNT<0>.D 10.500
CLK_CNT<8>.Q CLK_CNT<8>.D 10.500
CLK_CNT<8>.Q CLK_CNT<9>.D 10.500
CLK_CNT<9>.Q CLK_CNT<0>.D 10.500
CLK_CNT<9>.Q CLK_CNT<8>.D 10.500
CLK_CNT<9>.Q CLK_CNT<9>.D 10.500


Pad to Pad List

Source Pad Destination Pad Delay



Number of paths analyzed: 218
Number of Timing errors: 218
Analysis Completed: Wed Jun 14 00:51:51 2006