entity R2R_FPGA is 
    Port ( clk  : in  STD_LOGIC; 
           blue : out STD_LOGIC_VECTOR(5 downto 0);  -- Ausgang für Blau
			  green: out STD_LOGIC_VECTOR(5 downto 0);  -- Ausgang für Grün
			  red	 : out STD_LOGIC_VECTOR(5 downto 0)); -- Ausgang für Rot
end R2R_FPGA; 
 
architecture Behavioral of R2R_FPGA is 
type ZUSTAENDE is (ZRED,ZYELLOW,ZGREEN,ZTURQOUISE,ZBLUE,ZLILA,ZEND);
signal delay : integer range 0 to 2999999 := 0;   -- 0,25s bei 50MHz fosc
signal r : unsigned (5 downto 0);  -- unsigned von 0 bis 5 blue
signal g : unsigned (5 downto 0);  -- unsigned von 0 bis 5 green
signal b : unsigned (5 downto 0);  -- unsigned von 0 bis 5 red
signal ZUSTAND,FOLGE_Z : ZUSTAENDE;							  -- Kommunikation für den Zustandswechsel
begin
process begin
wait until rising_edge(clk);
if (delay<2999999 ) then         -- ~0,25 Sekunde warten bei 50MHz 
delay <= delay+1;
else delay <=0;
ZUSTAND <= FOLGE_Z;
end if;
end process;
process (ZUSTAND)
begin  
      						
	   case ZUSTAND is										  -- Zustand setzen
		when ZRED => 	r<=r+1;												  --  0 bis 63 hochzählen 
							g<="000000";
							b<="000000";
				
			
							if(r="111111") then
							FOLGE_Z<=ZYELLOW;
							end if;
			 
		when ZYELLOW =>