Ausschnitte aus einem Sourcecode zum jitterfreien Einlesen des AD-Wandlers
im ATmega16:




SIGNAL(SIG_OUTPUT_COMPARE0)
/*
 TimerInterrupt 0: 16000 Hz
 //
 Sampling-Interrupt und Debugging-Sampleausgabe
 (der ADC synchronisiert auf diesen Timer - siehe Initialisierung)
*/
{
adc = inw(ADCL);		// ADC-Wert einlesen
//							// und anschließend in einen Puffer schreiben
(...)						// bzw. weiter verarbeiten (hier nicht dargestellt)
}




// ADC initialisieren
//
outp(0x00, PORTA);
outp(0xFE, DDRA);
outp(0x60, SFIOR);	// ADC free running, synced to timer-0-outp-comp
outp(0xA5, ADCSRA);	// ADC enable, prescaler 1/32, auto trigger
outp(0x20, ADMUX);	// select ADC ch. 0, select AREF, left adjust




// Timer0-Outputcompare-Interrupt initialisieren
//
outp(0, TCNT0);		// Reset Timer
outp(124, OCR0);	// 16,000kHz => Output Compare Reg. Timer 0
outp(0x02|(1<<WGM01), TCCR0);	// prescaler Timer 0 = 1/8, Timer Comp Modus
outp(1<<OCIE0,TIMSK);		// enable Output-Compare-0-Int.





Erläuterungen:

Der ADC wird mit einem Vorteilerfaktor 1/32 betrieben. Der ADC-Takt
beträgt damit 500kHz bei 16MHz Systemtakt. Die Sample&Hold-Zeit beträgt
dann 3µs. Gegenüber den empfohlenen 250kHz ADC-Takt verschlechtert sich
die ADC-Genauigkeit zwar auf ca. 9 bit Auflösung, jedoch können
Eingangssignale bis 150kHz (mit Abstrichen bis 300 kHz) durch
Unterabtastung erfasst werden.
(Bei 1MHz ADC-Takt können Signale bis 450 kHz erfasst werden, bei
einer auf 7 bis 8 bit verringerten Auflösung.)
Die Eingangsbandbreite des ADC wird im Datenblatt mit "38,5 kHz" angegeben,
bei Unterabtastung nimmt jedoch die Empfindlichkeit erst oberhalb
300 kHz spürbar ab (vermutlich vor allem wegen der endlichen Samplingzeit).
Der ADC-Wandler wird auf Timerinterrupt 0 synchronisiert betrieben.

Um Aliasstörungen zu vermeiden, muss bei Unterabtastung das Eingangssignal
mit einem Bandfilter bandbegrenzt werden.
Bei 16 kHz Abtastfrequenz muss das Eingangssignal dann schmäler als 8 kHz sein.