Wait schleife in VHDL

[Gast (Gast)]

Hallo!
ich will mir eine wait schleife für 20 ns erzeugen.Ich weiss dass es 
wait for Anweisung in Vhdl gibt,aber wie nachgelesen habe,dieser Befehl 
ist nicht synthesierbar.Ich arbeite mit einem frequenz von 100 MHz --> 
T=10ns.Jetzt weiss ich nicht, wie ich nach 20 ns mein nächstes clock 
bekomme?
mfg

[A. N. (netbandit)]

Ich nehme mal an, dass du eine FSM hast, wo der nächste Zustand erst 
nach 20ns kommen soll oder?
In dem Fall würde ich einfach entsprechend viele Zustände einbauen, in 
denen nichts gemacht wird, außer auf den nächsten Zustand zu schalten. 
Somit kannst du beliebige Vielfache von 10ns warten.

Alternativ kannst du ja auch den nächsten Zustand erst Freigeben, wenn 
ein Register auf 0 steht. Dieses Register wird bei jedem Takt von einer 
anderen FSM um Eins verringert (solange es größer als 0 ist). Wenn du 
also 2 Takte warten möchtest bevor deine FSM weiter läuft, musst du nur 
den Wert 2 in dieses Register packen und beim Folgezustand abfragen ob 
das Register den wert 0 erreicht hat.

[Gast (Gast)]

Du hast schnell meine Aufgabe erkannt:-) .Danke schön!Das ist die 
Antwort was ich brauchte.

[Joe (Gast)]

http://info.electronicwerkstatt.de/bereiche/monitortechnik/vga/Standard-Timing/

sollte weiterhelfen.

lg, J.