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Forum: FPGA, VHDL & Co. Üble Faktoren (Virtex5. Multiplizierer)


Autor: Heizer (Gast)
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Zur Bewertung des Entwärmkonzeptes soll mal schnell und simple in einem 
Virtex5 FPGA möglichst viel Leistung verbrannt werden.

Wie macht das am besten
bei den Multiplizierer (DSP48 - Macros), bei welchen Faktorenpaare und 
-sequenz wird die Stromversorgen am stärksten belastet?

Autor: Falk Brunner (falk)
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Autor: Falk Brunner (falk)
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P.S. Das nächste Mal solltest du einen inhaltlich sinnvollen Betreff 
wählen.

Autor: Heizer (Gast)
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> http://www.geocities.com/Jacquesmartini/digital/pl...

Interessant, beantwortet aber meine Frage nicht. Gesucht wird eine 
Testbeschaltung für die Multiplizierer um deren Transistoren möglichst 
in jedem Takt schalten zu lassen. Für die CLB's habe ich mit mit einer 
Kette aus T-FF und SRL schon eine gute "Heizplattenemulation". Jetzt 
will ich sozusagen als "nachbrenner" die DSP-Blöcke im worst case 
Betrieb parallel betrieben, jedenfalls bis das design mit dem IIR-Filter 
fertig ist.

MfG

Autor: Falk Brunner (falk)
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@ Heizer (Gast)

>Testbeschaltung für die Multiplizierer um deren Transistoren möglichst
>in jedem Takt schalten zu lassen. Für die CLB's habe ich mit mit einer

Denkst du, die machen mehr Wärme als so ein Schieberegister? Du willst 
doch kein Hot Spot Messung auf dem IC machen, oder?

MFG
Falk

Autor: Geschundener (Gast)
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Das Enddesign nutzt die DSP-Blöcke, also sollte ich schon mal den 
leistungsbedarf durch diese mit einrechnen. leider ist unbekannt wieviel 
die Multiplizierer zum Leistungsverbrauch beitragen, also so was wie 
P_100 Slices = P_1_DSP kenn ich nicht. Ergo ausprobieren. Und Hot-Spot 
interessiert zwar nicht, die Unterschiedlichen C-Beschaltung an den 
Vint-GND Pärchen schon.

Autor: Der Zerstoerer (Gast)
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setze einen DDR Controller mit den richtigen Abschlüssen (SSTL2_II_DCI) 
im ucf ein und das ding kocht dir weg!!! Versprochen

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