Problem beim Simulieren

[kristian (Gast)]

Hallo,

ich versuche grad folgendes Beispielprogramm aus einem Online VHDL 
Tutorial zum Laufen zu bekommen und habe dabei ein Problem. Das 
Comilieren funktiniert problemlos aber beim Simulieren erhalte ich 2 
Warnungen und 2 Errormeldungen:

Warning:Simulator:29 - at 0 ns: Warning: No entity is bound for inst
   Buzzer_Testbench/UUT/U0 of Component NOT1
WARNING:Simulator:29 - at 0 ns: Warning: No entity is bound for inst
   Buzzer_Testbench/UUT/U1 of Component NOT1
ERROR:Simulator:19 - Instance /Buzzer_Testbench/UUT/U2/ attempts to 
connect to a
   formal port named in1 which does not exist in the instantiated module 
AND2.
ERROR:Simulator:34 - Elaboration failed.
This is a Lite version of ISE Simulator.

Die online-Hilfe von Xilinx hilft mir hier nicht weiter. Weiss jemand 
Rat?

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all; 


-- comments: example of the buzzer circuit of fig. 2

entity BUZZER is
  port (DOOR, IGNITION, SBELT: in std_logic;
      WARNING: out std_logic);
end BUZZER;


architecture structural of BUZZER is
-- Declarations

  component AND2
    port (in1, in2: in std_logic;
        out1: out std_logic);
  end component;

  component OR2
    port (in1, in2: in std_logic;
        out1: out std_logic);
    end component;
  
  component NOT1
    port (in1: in std_logic;
        out1: out std_logic);
  end component;

-- declaration of signals used to interconnect gates

  signal DOOR_NOT, SBELT_NOT, B1, B2: std_logic;
  begin
  -- Component instantiations statements
    U0: NOT1 port map (DOOR, DOOR_NOT);
    U1: NOT1 port map (SBELT, SBELT_NOT);
    U2: AND2 port map (IGNITION, DOOR_NOT, B1);
    U3: AND2 port map (IGNITION, SBELT_NOT, B2);
    U4: OR2  port map (B1, B2, WARNING);
end structural;

[Rick Dangerus (Gast)]

Du verwendest die folgenden Komponenten:

  component AND2
    port (in1, in2: in std_logic;
        out1: out std_logic);
  end component;

  component OR2
    port (in1, in2: in std_logic;
        out1: out std_logic);
    end component;
  
  component NOT1
    port (in1: in std_logic;
        out1: out std_logic);
  end component;

Aber ohne zusagen, in welcher Bibliothek die stehen.

Rick

P.S., Wo wir gerade bei Bibliotheken sind:
Ersetze mal diese unsaubere Xilinx-Template-Vorgabe:

-- use ieee.std_logic_arith.all;
-- use ieee.std_logic_unsigned.all; 
use ieee.numeric_std.all;

[kristian (Gast)]

ooops, ja, hast natürlich recht. Ich definiere nirgends, wie sich die 
Komponenten verhalten sollen. Kann ja nicht gehen. Danke!