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Forum: FPGA, VHDL & Co. Generisch Ports erzeugen ?


Autor: Hans-Werner (Gast)
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Vielleicht habe ich das Problem nicht verstanden.
Ich bitte daher um Nachsicht.
In einer Entity werden mittels generate mehrere Instanzen (?) einer 
anderen Entity erzeugt. Jeder dieser Instanzen liefert einen 
std_logic_vector am Ausgangsport. Nun soll in der übergeordneten Instanz 
für jede der Instanzen der generierten Entity ein Ausgangsport erzeugt 
werden.
Also entweder erzeuge:
port_1 : out std_logic_vector (0 bis ende);
port_2 : out std_logic_vector (0 bis ende);
            .
port_n : out std_logic_vector (0 bis ende);
Oder erzeuge:
port : out array (0 bis n) of std_logic_vector(0 bis ende);
Die Anzahl der Ports bzw. n soll also variabel sein; generisch erzeugt.
Bzw. wie erzeuge ich einen Port von Type array of std_logic_vector ?
Bisher habe ich nur Ports vom Type std_logic_vector gesehen wo die Länge 
des Vectors generisch verändert wurde.

Danke

Autor: Jan M. (mueschel)
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Arrays als Ports sind möglich, müssen allerdings in einem package zuerst 
definiert werden.

Die einfache Lösung ist:
port : out std_logic_vector (0 bis breite*n-1);
Und dann das ganze extern in einzelne Signale aufteilen (falls nötig), 
oder auf die entsprechenden Abschnitte direkt zugreifen.

Autor: Hans-Werner (Gast)
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Danke

Der Gedanke ist mir auch schon gekommen.
Hatte aber gedacht es gäbe eine bessere bzw. einfachere Lösung.
Na dann wollen wir mal slicen.

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