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Forum: FPGA, VHDL & Co. Fehler im Programm?


Autor: Chris H. (xkris)
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Hallo,

steh hier grad völlig auf dem Schlauch,
der unten dargestellte Code simuliert einen  Volladdierer der aus zwei 
Halbaddierern aufgebaut ist.
Aus irgendeinem Grund ist das Ausgangsignal von Cout bei bestimmten 
Eingangssignalen fehlerhaft. Ich benutze den ISE9.2i
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;


entity Fulladder_Sourcefile is
    Port ( A : in  STD_LOGIC;
           B : in  STD_LOGIC;
           Cin : in  STD_LOGIC;
           Sum : out  STD_LOGIC;
           Cout : out  STD_LOGIC);
end Fulladder_Sourcefile;

architecture Behavioral of Fulladder_Sourcefile is
signal int1, int2, int3: std_logic;

begin

P1: process (A, B)
  begin
    int1<= A xor B;
    int2<= A and B;
  end process;

P2: process (int1, int2, Cin)
  begin
    Sum <= int1 xor Cin;
    int3 <= int1 and Cin;
    Cout <= int2 or int3;
  end process;
end Behavioral;

Bei A=0, B=0 und Cin=1

liefert die Simulation für Cout eine 1 obwohl int1 und int2 jeweils 0 
sind.
Liegt das evt. an fehlerhaften Einstellungen in der Software selbst oder 
was könnte hier der Grund sein

Danke für eure Hlfe

gruß
Kristian

Autor: Klaus Falser (kfalser)
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gib mal int3 in die sensitivity list !

Autor: Chris H. (xkris)
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Stimmt, der fehlte noch. Danke!

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