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Forum: FPGA, VHDL & Co. Rom initialisieren


Autor: VHDL-Noob (Gast)
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Ich möchte distributed ram in vhdl initialisieren und zwar nicht 
statisch über Klammern sondern mit Werten aus einer Datei. Wie die 
Dateizugriffe funktioneiren glaube ich zu wissen aber die Zuweisung auf 
die Ramzellen scheinen in Modellsim wirklungslos zu sein:

Beispiel:

 type tram is array 8 downto 1 of natural range  3 downto 0;
 signal ram : tram;

process

 begin
  for i in 1 to 8 loop
   ram(i) <= 2;
  end loop;
  wait;
 end process;

Warum sehe ich die Initialisierung nicht in Modelsim?

Autor: Thomas Ulrich (Gast)
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Was soll das wait? Wie kommt er da drüber ?

Autor: VHDL-Noob (Gast)
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>Was soll das wait? Wie kommt er da drüber ?
Damit der Compiler nicht meckert

Problem ist jetzt gelöst!

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