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Forum: FPGA, VHDL & Co. Fehlermeldung in NIOS bei Hello World Programm


Autor: Scheich Rubert (scheichrubert)
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Hallo zusammen,

ich bräuchte bitte dringend eure Hilfe (BIN ANFÄNGER)!!
Und zwar versuche ich ein Hello World Programm mit NIOS auszuführen.

Ich habe folgende Anleitung dazu, allerding führe ich es in VHDL aus:
http://python.ecs.umass.edu/~ece354/lab1.html

Ich befolge sämtliche Schritte, aber anscheinend mache ich im Punkt 16 
mit dem "assignment editor" etwas falsch....

Nach dem "user_manual" von meinem DE2 Board belege ich den SW0 toggle 
switch mit PIN_N2 und für 50Mhz clk PIN_N25

Nachdem ich dann im NIOS das hello_world_0 mit Run As Nios II Hardware 
ausführe bekomme ich immer die gleiche Fehlermeldung:

Using cable "USB-Blaster [USB-0]", device 1, instance 0x00
Pausing target processor: not responding.
Resetting and trying again: FAILED
Leaving target processor paused

Das googlen mit der Fehlermeldung hat meistens auf einen Fehler beim pin 
assigment ergeben, nur ich weiß leider nicht weiter...


danke schonmal für eure Hilfe!!!

Autor: Roger Steiner (edge)
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Vermutlich liegt der Reset permanent an. Das ist die Hauptursache fuer 
das beschriebene Problem. Oder dein SOPC hat kein oder zu langsamen 
clock.
Das JTAG debug module braucht mindestens etwa 20MHz.

Cheers, Roger

Autor: Scheich Rubert (scheichrubert)
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Hey Roger,

vielen Dank für deine schnelle Antwort!!
Also meine clock settings sind folgendermaßen eingestellt:
name:clk; source:external; MHz 50,0
Bei dem eigefügtem jtag_uart module sind keine weiteren clk 
Einstellungen.
Wie kann ich denn herrausfinden, ob das "JTAG debug module" an 
mindestens 20MHz liegt?
Die Schalten außer SW0 sind alle unten, also nach user_manual auch auf 
"low".
Demnach sollte doch der Rest auch nicht permanent anliegen, oder?

Gruß Markus

Autor: Roger Steiner (edge)
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Scheich Rubert wrote:
> Also meine clock settings sind folgendermaßen eingestellt:
> name:clk; source:external; MHz 50,0

Das ist ja gut und recht, aber du musst dem SOPC design auch ein Clock 
geben, wenn das SOPC die top entity ist, dann muss das signal clk auch 
auf den Pin wo der 50MHz Takt anliegt.

> Bei dem eigefügtem jtag_uart module sind keine weiteren clk
> Einstellungen.

Braucht es nicht es haengt ja mit an clk.

> Wie kann ich denn herrausfinden, ob das "JTAG debug module" an
> mindestens 20MHz liegt?

(siehe oben)

> Die Schalten außer SW0 sind alle unten, also nach user_manual auch auf
> "low".
> Demnach sollte doch der Rest auch nicht permanent anliegen, oder?

Kenne das Board nicht, aber du koenntest den Reset auf eine LED routen, 
plus eine andere LED auf definierten Pegel, '1' oder '0', dann weisst du 
wie es um deinen Reset steht.

Das alles geht um so einfacher, wenn die toplevel entity ein eigenes HDL 
oder Schematic ist.

Cheers, Roger

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