Hallo, hat zufällig jemand eine Idee, wie man ein Clock-Signal in der Phase um 1ns-Schritte bewegen kann? Bis jetzt habe ich es nur mit einem extrem hohen Takt und einer FSM so einigermaßen vertretbar realisert und komme auf lediglich 4ns-Schritte. VG
>hat zufällig jemand eine Idee wozu man sowas braucht? Bitte ein wenig mehr Info. Zielhardware (CPLD, FPGA, TTL)? Hersteller?
Wir reden hier über clk >=2 GHz? Wow. Die einfachste Möglichkeit ein Signal zu delayen ist wohl das Signal einmal zu invertieren. Wenn einfaches invertieren bei dir ein zu langes Delay ergibt, musst du es wohl irgendwo ausserhalb des FPGA oder was du auch immer benutzt versuchen. Manche Bauteile haben auch clock PLLs die man dafür benutzen kann. Aber 2 GHz ist ne Nummer...
Wir benutzen ICs von http://www.datadelay.com/ dafür. Klappt bestens. Im FPGA direkt wirds schwierig.
Die neueren FPGAs von Xilinx (und wahrscheinich auch von Altera) haben programmierbare Delay Lines in den IO-Zellen, Auflösung AFAIK 80ps. MFG Falk
Einfach eine PLL verwenden und die Verzögerung einstellen. Ausgangsregister kann man natürlich auch constrainen.
Habt vielen Dank für die Vorschläge ... Zur Zeit verwende ich ein FPGA von Actel, da das Projekt einen Flash basierenden FPGA vorschreibt. Ich werd mal die Clockinvertierung ausprobieren, andernfalls die externe Version. Der Vorschlag mit der PLL wird nicht klappen, weil das ganze im Betrieb angepasst werden muss. Und soweit ich weiß, werden die Einstellungen der PLL fest in den FPGA programmiert. VG
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