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Forum: FPGA, VHDL & Co. Welche standardmässigen Ports für eigene Komponenten ?


Autor: Hans-Werner (Gast)
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Welche standardmässigen Ports sollte man eigenen Komponenten spendieren 
?
Existiert so etwas wie ein Standardschema ?
Manche Ports bzw. Signale tauchen ja immer wieder auf z.B.:
clock, enable, clock_enable, write_enable, read_enable, ready, error 
usw.
Für welche Signale bzw. Ports brauche ich einen zusätzlichen Enable Port 
?
Wie ist der Standardablauf ?
1. Komponente initialisiert sich und meldet --> ready oder error
2. Komponente wird "freigeschaltet" enable und geht in den Zustand idle
                   ???

Autor: Rick Dangerus (Gast)
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Zu den Ports:
Clock und Reset sind klar. Für den Rest nimmt man gern einen _in und 
einen _out record. Die record-Definition wandert in ein package. Das 
macht das erweitern und durchrouten von Signalen sehr einfach.

Rick

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