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Forum: FPGA, VHDL & Co. Konvertierung: std_ulogic_vector -> integer


Autor: Daniel (Gast)
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Hallo,
ich hab folgendes Problem:

Ich moechte einen std_ulogic_vector in einen integer konvertieren
(mit der numeric_std - lib!)

Hier sind die wesentlichen Teile des Codes dargestellt:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

signal hex_number : std_ulogic_vector(7 downto 0);
signal chksum_reg : integer range 0 to 255;

chksum_reg <= to_integer(unsigned(to_stdlogicvector(hex_number)));

Folgender Fehler wird angezeigt:
identifier (UNSIGNED) is not visible, as it is directly visible via use 
clauses from more than one design unit. This results in conflict. This 
object is defined at:
IEEE.STD_LOGIC_ARITH
IEEE.NUMERIC_STD

zum Vergleich mit der ieee.std_logic_arith.all - lib 
(funktionstuechtig):
chksum_reg <= conv_integer(unsigned(hex_number));

Vielleicht kann mir jemand da weiterhelfen? - Danke im voraus!

Autor: Herr Huber (Gast)
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Du must dem CONV noch angeben, wie breit er den Vektor machen soll, 
glaube ich.

Autor: einanderergast (Gast)
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probier doch mal das hier
chksum_reg <= to_integer(unsigned(hex_number(7 downto 0)));
Bin leider schon zu hause und hab die Programme net hier

Gruß

Autor: ste (Gast)
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chksum_reg <= to_integer(unsigned(hex_number));

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