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Forum: FPGA, VHDL & Co. ModelSim/EDK (vopt-3473) Component instance "XXXX" is not bound.”


Autor: Mosfet (Gast)
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Kurz zu mein Problem mit ModelSim/EDK
Ich habe eine Komponente mit ISE geschrieben und mit Modelsim SE 6.3a
getestet.
Nun will ich diese Komponente  in EDK einbinden, indem ich sie an den
PLB-Bus anhänge.
Hierzu habe ich mir mit "Create or Import peripheral" eine entsprechende
Einheit erzeugt und mit "COMPONENT Name" eingebunden.
Zudem habe ich die folgenden Bibliotheken an der entsprechenden Stelle
Eingebunden:
"library UNISIM;
use UNISIM.VComponents.all;"

Wenn ich jetzt im Bfmsim file das Projekt bfm_system.xmp öffne und mit
Modelsim Simulieren will, bekomme ich folgende Fehlermeldung:
“(vopt-3473) Component instance "XXXX" is not bound.”

Autor: Christoph (Gast)
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Also generell heißt das ja dass die Ports nicht stimmen. Wenn du die 
Komponente selbst geschrieben hast dann überprüfe nochmal ob du alle 
Ports beachtet/angebunden hast.
Ich habe diesen Fehler gerne mal, wenn ich mit einem Xilinx core (PLL) 
arbeite. Um das zu umschiffen muss ich jedesmal ein neues Projekt 
erstellen und die Sachen neu importieren. Korrigiert mich bitte wenn ich 
das auch anders geht...

Autor: Mosfet (Gast)
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@Christoph

ich habe noch einmal nachgeschaut das mit den Ports müsste so richtig 
sein.

was meinst du eigentlich  hiermit
" Um das zu umschiffen muss ich jedesmal ein neues Projekt
erstellen und die Sachen neu importieren."

Autor: Christoph (Gast)
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Wenn ich diesen Fehler bekomme, erkennt mein aktuelles Projekt meinen 
benutzten PLL core nicht mehr, warum auch immer. Das passiert, wenn ich 
core-parameter häufig verändert habe.

Und da hilft bei mir nur, dass ich ein neues Projekt erstelle, und die 
Module aus dem alten Projekt ins neue importiere, und den Core neu 
erstelle. Ist eine nervende Angelegenheit...

Autor: Nenad (Gast)
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also ich habe dieses problem auch:

# ** Warning: (vsim-3473) Component instance "instance : tick_edge" is 
not bound.
#    Time: 0 ns  Iteration: 0  Region: /testbench_edge_tick  File: 
../../source/testbench_edge_tick.vhd

und in der wave haben gewisse Signale rot, also werden nicht 
angesteuert.

Die Source ist eigendlich richtig. Und ich hab die Ports und Signale 
kontroliiert komme trotzdem nicht vorwärts. Kann jemand helfen. Ist ein 
wichtiges Projekt.

Im anhang die toplvl von 2 anderen blöcken.

Die port in der component ist die selbe...

Autor: ste. (Gast)
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@Mosfet

Meinst du, du hast einen sogenannten pcore erzeugt und dann in der User 
Logic deine Komponente eingebunden? Dann musst du unter pcore/data im 
.pao File noch deinen Block eintragen. Falls das nicht gemacht wird 
kommt es zu solchen Fehlermeldungen beim Binding. Vll. hilft das.

Anmerkung:

.bbd File : hier werden Netzlisten eingetragen, die z.B. mit dem Core 
Generator erzeugt wurden

.mpd File : hier werden die externen Ports angegeben

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