State-Machine in AHDL/VHDL: mehrere IF-Anweisungen

[Phil R. (philipp-)]

Hallo,
ich bräuchte für eine State-Machine in AHDL mehrere Verzweigungen per 
if-Anweisung.

IN AHDL sähe das so aus:

SUBDESIGN my_state_machine

S[2..0] : INPUT;
clk     : INPUT;
P       : OUTPUT;

VARIABLE
M1 : MACHINE WITH STATES (Q0,Q1, Q2, Q3);

BEGIN
M1.clk = clk;
CASE M1 IS
    WHEN Q0 =>
         P = 1;
        IF (S==0)
            THEN M1 = Q1;
        IF (S==1)
            THEN M1 = Q3;
        IF (S==2)
            THEN M1 = Q2;
        ELSE M1 = Q0;   % keine Zustandsänderung %
     WHEN Q1 =>.....

     WHEN Q2 =>.....

     WHEN Q3 =>.....

END CASE;

END;

Jetzt habe ich rausgefunden, daß AHDL mehrere IF-Anweisungen in einem 
CASE einer State-Machine nicht zulässt. Zulässig ist nur eine einzige 
IF-Anweisung und eine ELSE-Anweisung. ELSIF ist auch nicht zulässig.
Nun überlege ich, ob man eine solche State-Machine vielleicht in VHDL 
programmieren kann. Lässt VHDL mehrere IF-Anweisungen und mehrere 
Verzweigungen in einer State-Machine zu?


Vielen Dank, Philipp

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ja, tut es.

[Phil R. (philipp-)]

Ich muß mich korrigieren:

in AHDL darf nur das erste Statement IF sein, alles danach muß ELSIF 
sein.

Kopf auf den Tisch schlag