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Forum: FPGA, VHDL & Co. Der Sensitiv-Liste hinzufügen


Autor: Frank (Gast)
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Hallo zusammen,

ich habe etwas in Verilog geschrieben und versuche das mit Xilinx auf 
mein Board zu übertragen.

Leider bekomme ich diese Fehlermeldung.
Wie kann ich ein Signal der Sensitiv-Liste hinzufügen?

Danke,
Frank
WARNING:Xst:905 - "../verilog/xyz.v" line 32: One or more signals are missing in the sensitivity list of always block. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification. The missing signals are:
   <yz>
Module <xyz> is correct for synthesis.


Autor: Günter -.. (guenter)
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Wenn es kombinatorisch ist, dann nutze einfach always @(*). Dann werden 
alle nötigen Signal automatisch hinzugefügt.

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