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Forum: FPGA, VHDL & Co. wave vector in Quartus


Autor: Mido Mido (mido80)
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hallo leute
ich habe ein State machine im VHDL geschrieben. mein Frage ist.
wie kann ich ein Signal im wave vector darstellen, damit im Simulation 
zu sehen, in welchem Zustand der State machine ist?

danke im voraus.

Autor: Gast (Gast)
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Im WAVE FEsnter meinsts Du sicher: Als Textvariable z.B., die Du einem 
Signal in der FSM zuordnest. Ist für die Simulation sehr gut und wird 
von der Synthese wegekillt, da nirgendwo benutzt.

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