latch im Quartus

[Mido M. (mido80)]

hallo leute
könnte jemand mir erklären
wieso der Ausgang bei der Simulation am Anfang für Latch im Quartus ist 
undefiniert. obwohl ich es im Entity schon deklariert:
 Q : out std_logic:='0';

danke

[Morin (Gast)]

Poste mal den ganzen Code. Versuch auch mal rauszufinden, welche Art von 
undefiniert das ist (X, U, ...)

[Mido M. (mido80)]

hier ist den Code für einfaches Latchs

library ieee ;
use ieee.std_logic_1164.all;

entity D_latch is
port(  data_in:  in std_logic;
  enable  :in std_logic;
  q       :  out std_logic:='0'
);
end D_latch;


architecture behv of D_latch is
begin
   process(data_in, enable)
    begin
        if (enable='1') then
      q <= data_in;
  end if;
    end process;

[Morin (Gast)]

Mhm... du definierst zwar einen Startwert für q, aber vorerst keinen für 
data_in und enable. Außerdem werden diese Eingänge von irgendeiner 
Quelle getrieben. Damit hast du zwar kurzzeitig  '0' auf dem Ausgang, 
aber das wird sofort durch 'undefiniert' überschrieben weil die Eingänge 
undefiniert sind.

[Mido M. (mido80)]

hi
danke für eure Antworte
ich habe jetzt die Eingänge definiert aber trozdem ändert sich nicht.
vielleicht wegen altera Board de2
ich muss nur den Grund wissen?
danke

[Morin (Gast)]

> ich habe jetzt die Eingänge definiert aber trozdem ändert sich nicht.

Bedenke dass die Eingänge nicht nur anfangs definiert sein müssen, 
sondern auch definiert bleiben müssen.

> vielleicht wegen altera Board de2

Dazu müsste der Simulator das Board kennen, was ich eher nicht vermute, 
d.h. ich vermute, die Quelle für den unbekannten Wert liegt im FPGA. 
Poste mal etwas mehr Code, am besten ein Minimalbeispiel an dem man den 
Fehler sehen kann, und insbesondere die Testbench.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Welchen Simulator verwendest du?

Bei Modelsim Xilinx Edition geht das...
Baisis: dein Code, keine weiteren Initialisierungen.

[Mido M. (mido80)]

Lothar Miller wrote:
> Welchen Simulator verwendest du?
>
Wavevector QuartusII 7.

[daniel (Gast)]

library ieee ;
use ieee.std_logic_1164.all;

entity D_latch is
port(  data_in:  in std_logic;
  enable  :in std_logic;
  q       :  out std_logic:='0'
);
end D_latch;


architecture behv of D_latch is
begin
   process(data_in, enable)
    begin
        if (enable='1') then
      q <= data_in;
  end if;
    end process;

jeder Process wird bei einem Simulationsstart ausgeführt
unabhängig von seiner sensitivity liste.
jedes Signal wird mit dem 'linken' Wert aus seinem Definitionsbereich
initialisiert => enable und data_in sind 'U'

=> beim Prozessdurlauf wird q nicht durch 'U' überschrieben.
Modelsim macht also richtig