Servus, ISE 10.1 Virtex-5 LX110T Ich habe ein Signal, das einen langen Weg zurücklegt und um das timing einzuhalten vier mal abgetaktet wird. Wenn ich aber in den FPAGA Editor schaue, sehe ich dass ISE alle vier Register in ein Slice packt. Um das zu verhindern hatte ich vor LOC constraints für diese Register zu setzen. Leider akzeptiert ISE diese nicht, sondern sagt, dass es die Signale nicht kennt. Ich vermute das liegt daran, dass sie in einem vorherigen Schritt wegoptimiert werden. Wie schaff ich es diese Constraints zu setzen? Gruß Philip
> LOC constraints für diese Register zu setzen. Du bekämpfst die Auswirkung, nicht die Ursache. Du willst doch nicht eine bestimmte_Platzierung, sondern eine bestimmte_Laufzeit. Ergo: du solltest das Timing constrainen, nicht die Platzierung. EDIT: > sehe ich dass ISE alle vier Register in ein Slice packt. Das ist aus Sicht der Synthese für das Timing und die Platzierung optimal ;-)
Versteh ich nicht. Ein timing-constraint ist gesetzt und wird eben das verletzt.
>Wenn ich aber in den FPAGA Editor schaue, sehe ich dass ISE >alle vier Register in ein Slice packt. als FF, oder 3 FFs gepackt als SRL + 1 FF ? a) wenn's noch 4 einzelne FFs wären, müßte PAR sie - wie von Dir gewünscht - 'normalerweise' verteilen, um das constraint einzuhalten. b)Daher vermute ich mal, daß die Tools 'intelligent' waren, um Ressourcen zu sparen und ein Schieberegister implementiert haben... Dies ließe sich durch die (künstliche) Anbindung eines Resets sicher verhindern, um a) zu ermöglichen Gruß Jochen
Ja, es wird ohne reset tatsächlich ein Schieberegister erzeugt. Das hatte ich aber schon berücksichtigt.
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