Kupferinsel mit Eagle

[Mike (Gast)]

Hallo,
ich weiss nicht ob das Problem hier schon einmal behandelt wurde, kann 
aber in der Suche nichts finden:

Ich habe eine 2-seitige Platine mit Eagle entworfen. Die Unterseite ist 
mit einer Kupferfläche (Signal GND) geflutet, die Oberseite entsprechend 
mit dem Signal VCC. Die Flächen habe ich durch Polygone erzeugt und mit 
dem entsprechenden Signal benannt. Soweit so gut, die Leiterbahnen 
werden korrekt freigestellt. Nun das Problem: Auf der Oberseite möchte 
ich einen Spannungsregler im DPAK Gehäuse montieren. Dieser benötigt 
eine gewisse Kupferfläche zur Kühlung, die elektrisch mit GND verbunden 
ist. Wie kann ich diese GND-Kupferinsel inmitten des VCC-Meers auf der 
Oberseite erzeugen? Einfach ein Polygon zeichnen und mit GND benennen 
funktioniert nicht, die Insel wird nicht von der VCC-Fläche abgegrenzt. 
Ich habe mich jetzt damit beholfen, am Rand der GND-Insel eine 
Leiterbahn mit Signal GND zu zeichnen. Jetzt ist die Abgrenzung korrekt, 
aber der DRC meckert einen zu geringen Abstand zwischen dieser 
Leiterbahn und dem Polygon an, obwohl beide das gleiche Signal tragen. 
Gibt es eine "saubere" Lösung?

Gruss
Mike

[alta (Gast)]

RANK beider polygone einstellen