CMOS: Stromspitzen bei Schaltvorgang, Ursache?

[CMOS_fan (Gast)]

Dieser Thread hier bringt mich zu einer Frage, die ich mir schon immer 
mal gestellt habe:
Beitrag "Anfänger in Elektronik: Abblockondensatoren von 100nF nahe am ICs!"

Bei Schaltvorgängen in Digital-ICs z.B. in CMOS-Technik treten 
Stromspitzen auf gegen deren Auswirkungen man allerhand Aufwand treibt 
wie Blockkondis, geeignete Leitungsführung (Vcc und Masse dicht 
beieinander um Schleifen zu minimieren, am besten Powerplanes).

Meine Frage: wie kommen diese Stromspitzen wirklich zustande?
Im jedem Falle müssen beim Umschalten parasitäre Kapazitäten umgeladen 
werden, das verursacht Stromspitzen.
Man liest jedoch auch oft die Begründung 'beide Tranistoren im 
CMOS-Zweig sind kurz gleichzeitig offen'. Ist das wirklich so? Kann man 
CMOS-Schaltungen nicht auch so designen, dass der eine Transistor 
sperrt, bevor der zweite aufmacht? Und wenn ja, warum macht man es nicht 
so?
Hinreichend steile Ansteuerflanken vorausgesetzt würde dabei kein 
floatender Knoten entstehen, da während der sehr kurzen Zeit, in der 
kein Transistor leitet, die parasitäre Kapazität das Potenzial hält.

Diese Frage ist für mich von rein akademischem Interesse. Ich brauche 
die Antwort nicht für irgendwas, ich find's nur interessant.

[Hmm... (Gast)]

> Hinreichend steile Ansteuerflanken vorausgesetzt würde dabei kein
> floatender Knoten entstehen, da während der sehr kurzen Zeit, in der
> kein Transistor leitet, die parasitäre Kapazität das Potenzial hält.

Entweder man macht die Flanken sehr steil um wieder auf die Schaltzeiten 
zu kommen und muss sich dann mit den entsprechenden EMV-Problemen 
herumschlagen oder man lässt das gesamte IC langsamer schalten und 
reduziert damit den maximal möglichen Takt. Letztenendes muss das Timing 
aller beteiligten Transistoren mitspielen.

Und die kürzest mögliche Schaltzeit ist ab einen gewissem Punkt auch 
wieder fertigungsbedingt.

[Ich (Gast)]

Die nachvollziehbarste Erklärung wird sein, daß bei einem Mosfet
ton kleiner ist als toff.

[Micha K. (Gast)]

Das Problem ist, dass beide Transistoren durch das gleiche Signal 
angesteuert werden, der eine Transi macht dann auf, der andere zu. Um 
die beiden n acheinander zu schalten, braucht man wieder Zusatzbauteile 
welche dann wieder  Leistung verbraten und Platz brauchen, ob man am End 
edamit effektiver kommt ist fraglich. Deshalb nimmt man es denk ich 
lieber in Kauf, dass kurz beide Transis offen sind (sind ja meistens 
noch Widerstände mit drin, so dass kein richtiger Kurzschluss zwischen 
Vcc und GND ist.