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Forum: FPGA, VHDL & Co. Platzierung von IOB FFs in Xilinx FPGAs


Autor: Maik (Gast)
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Hallo alle zusammen,

Bezüglich der Synchronität  der externen Leitungen zueinander in einem 
FPGA Entwurfs hätte ich einige Fragen.

Ich möchte eine mit 50 MHz getaktete SPI A/D Wandler - Ansteuerung 
vergleichbar mit dem S3A Board realisieren. Auf meinem S3A Board lief 
der selbst geschriebene Codec, auf anderer Hardware - Spartan 3 -400 
jedoch nicht, bzw. nur nach Heruntertakten des Designs. Problem scheinen 
Routing Delays zu sein.

Wie erzwinge ich nun am besten die Verwendung der FFs in den 
I/O-Blöcken?

Alle Ausgangssignale durch einen Ausgangsprozess in FFs schreiben würde 
zwar funktionieren, jedoch entsprechende Latenzen hervorrufen, die ich 
nicht unbedingt haben möchte.

Über Tipps würde ich mich sehr freuen.

mfg Maik

Autor: gast (Gast)
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Dafür gibt es die Komponenten IBUF und OBUF. Ob das auch über ein 
Attribute einstellbar ist oder in den Einstellungen zur Synthese kann 
ich Dir leider nicht sagen.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Wie erzwinge ich nun am besten die Verwendung der FFs in den I/O-Blöcken?
Gib deinem Design Timing-Contraints mit. Bisher hast du LOC-Constraints 
angegeben, denn sonst würden die Tools deine Signale auf irgendeinen Pin 
legen. Genauso kannst du Forderungen zum Timing stellen. 
Vermutlich/hoffentlich hast du deine Taktfrequenz schon angegeben? 
Darüber hinaus kannst du dann noch die Delays von Eingängen und 
Ausgängen einschränken.

> Problem scheinen Routing Delays zu sein.
Ich würde eher auf ein Synchronisierungsproblem tippen, denn damit lag 
ich bisher zu 90% richtig  ;-)

Autor: Christian R. (supachris)
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Bei 50MHz müsste schon etwas an Kombinatorik zwischen dem letzten FF und 
dem Port sein, damit das schief geht. Was sagt denn die Simulation?

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