CLBs des FPGAs sperren?

[Ralf .. (brando)]

Hi,

kann mir jemand sagen, mit welchen Ausdruck ich im UCF gezielt CLBs in 
meinem Virtex 2 FPGA vom Mapping ausgrenzen kann?

Bsp.:-->#PROHIBIT LOC = "X56Y50";

ISE 9.1i soll in diesen Blöcken keine Logik platzieren.

[Läubi .. (laeubi)]

Also ich habs noch nie genuzt, aber es gibt da den Area Contraint editor 
da kann man ihm sagen wo die Logik hin soll, vileicht kann man dort auch 
gezielt sagen wo sie NICHT hin soll?

[Joko (Gast)]

Google ist Dein Freund...

http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf
Seite 240

da sich für ISE4.x eine ähnliche Bescheibung unter
   http://www.xilinx.com/itp/xilinx4/data/docs/cgd/p12.html

findet, dürfte mit hocher Wahrscheinlichkeit die Syntax auch für 9.2 
gelten !

Gruß
Jochen

[Ralf .. (brando)]

Diesen Weg könnte ich auch gehen. Mithilfe des FPGA Editors (Manually 
Place & Route) von ISE kann ich die Logik manuell deplatzieren. Besser 
wäre es jedoch vor dem automatischen Mapping diese Bereiche zu sperren, 
da ISE dann die optimalen Routingwege wählen kann.

[Ralf .. (brando)]

Danke Jochen

[Gast (Gast)]

Welchen Hintergrund hat das Ganze?