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Forum: FPGA, VHDL & Co. Sysnthese macht nicht was ich erwarte :)


Autor: Läubi .. (laeubi) Benutzerseite
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Ich versuche gerade eine Design unit zu schreiben wo man verschiedene 
Addierertypen (Simpel, CarrySelect, CarryLock ahead...) auswählen kann.

Breite soll 32bit sein, ohne overflow erkennung mit Carry in.

Beim Carry Select adder hakt es jezt irgenwie, einmal erzeugt er mir für 
die UnterAddiere immer welche die am Eingang einmal den Operanden und 
einmal konstant 1 haben.

Als nächstes wird kein MUX erzeugt, sondern das Ergebnis wird einfach 
wieder Rückgekoppelt an den nächsten Addierer.

Im Ergebnis macht er also aus meinem CarrySelect Addierer wieder einen 
RippleCarry Addierer.

Hab erst vermutet das ich das Schematic nicht Durchblicke, aber im 
Report erscheit es genauso:
Synthesizing Unit <ADDER32bit>.
    Related source file is "C:/daten/VHDL/CPUS/IJVM/ADDER32bit.vhd".
    Found 9-bit adder for signal <C1>.
    Found 9-bit adder for signal <C2>.
    Found 8-bit adder for signal <C3>.
    Found 9-bit adder carry in for signal <L>.
    Found 9-bit adder for signal <N1$add0000> created at line 47.
    Found 9-bit adder for signal <N2$add0000> created at line 48.
    Found 8-bit adder for signal <N3>.
    Summary:
  inferred   7 Adder/Subtractor(s).
Unit <ADDER32bit> synthesized.
Die erste Stufe erzeugt er korrekt als addierer mit Carry in, bei den 
anderen jedoch wird Cin immer auf 0 gesezt...

Recourcesharing hab ich abgeschaltet in den Synthese Optionen daran 
sollte es also auch nicht liegen :-\

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