Einbinden von LVDS Primitiven in Virtex 5

[matzunami (Gast)]

Hallo,
ich hab mal folgende Frage. Ich möchte in VHDL ein LVDS Primitiv 
einbinden, was auch soweit funktioniert, bis auf das ich denn 100 Ohm 
Differential Termination nicht aktivieren kann. Als fehlermeldung 
bekomme ich immer "DIFF_TERM does not exist in Component 'IBUFDS'". Der 
VHDL code stammt weitestgehend aus der "Virtex-5 Libraries Guide for HDL
Designs", wo das ja so gemacht wird. Muss ich noch irgend etwas 
einbinden damit es funktioniert???

code:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
library UNISIM;
use UNISIM.VComponents.all;

entity toplevel is
port (
  Diff_CLK_p : in  std_logic;
  Diff_CLK_n : in  std_logic);
end toplevel;

architecture Behavioral of toplevel is
  signal Diff_CLK_in  : std_logic;

  component IBUFDS
    port (
      I, IB  : in  std_logic;
      O  : out std_logic);
  end component;

begin
  IBUFDS_inst_DxCLK : IBUFDS
  generic map (
    DIFF_TERM => TRUE, -- Differential Termination (Virtex-4/5)
    IOSTANDARD => "LVDS_25"
  )
  port map (
    I => Diff_CLK_p,
    IB => Diff_CLK_n,
    O => Diff_CLK_in
  );

end Behavioral;

[Christian R. (supachris)]

Die Generics kannst dum im VHDL Code weglassen, und in der UCF Datei 
eintragen. Am besten über "Create Area Contraints". Da bekommst du auch 
nur angeboten, was es wirklich gibt.

Meist du die interne DCI Terminierung? Hast du die beiden Widerstände 
angeschlossen?

[matzunami (Gast)]

Ja genau die meine ich und ich benutze von xilinx ein eval-board, wo die 
angeschlossen sein müssten. Desweiteren hab ich gerade festgestellt, 
dass wenn ich in meinem code die Componente:
component IBUFDS
    port (
      I, IB  : in  std_logic;
      O  : out std_logic);
end component;
weglasse funktioniert es (wird synthetisiert).
Aber es über die UCF datei zu machen wäre auch eine Idee.

Danke für die schnelle Antwort.