FPGA Virtex4 FX20, Place& Route Fehler

[Thomas (Gast)]

Hallo, ich habe folgendes Problem.

Beim Place&Route Prozess meiner VHDL-Anwendung, kommt diese 
Fehlermeldung:

"ERROR:Place:207 - Due to SelectIO banking constraints, the IOBs in your 
design cannot be automatically placed."

Im Anhang ist der komplette PAR Consolenbericht beigefügt.

Meine Anwendung: Ein Virtex4 FX20 FPGA, der Daten von 8 LVDS-Kanälen 
bekommt.
(J5 Extension Header)

Wer kann mir helfen??

Vielen Dank schonmal im Voraus

[Kest (Gast)]

ohne jetzt weiter gelesen zu haben: was hindert Dich manuell die 
Constrains zu machen?

Grüße,
Kest

[Christian R. (supachris)]

So wie ich es verstehe, weiß der Placer nicht, wo der deine IOs hinlegen 
soll, für die du keine pin-Zuordnung gemacht hast. Ordne mal alle IOs im 
Pace den Pins zu, richtige IO-Spannung usw. einstellen, dann ist das 
sicher weg. Schließlich willst du ja die IOs an deinen Pins haben, und 
nicht dem Placer überlassen, wo die landen.

[Thomas (Gast)]

Danke erstmal für eure schnelle Antwort.

ich denke ich konnte das Problem etwas eingrenzen.
Also das PaR lässt sich nur nicht durchführen wenn ich einen Kanal als 
Debug-Vektor auf meinen Expansion I/O Single-Ended Connections (J6) 
"herausverdrahte". Dieser Header liegt zusammen mit den Eingangskanälen 
auch auf Bank 7 meines FPGA, welche für 3.3V und 2.5 V ausgelegt ist. 
Ich betreibe meine Eingangskanäle mit LVDS25 (Expansion I/O Single-Ended 
Connections (J5))  und meinen Debugkanal mit LVCMOS25., ich nutze 
allerdings nicht alle  Pins meines Headers J6. Aber: IOs, die ich nicht 
fest verdrahte haben standardmäßig 2.5V Vcco, somit dürfte es eig. nicht 
daran liegen...

Weiß nicht weiter...