Hey, leute. Kann mir jemand sagen ob es im internet ein beispiel gibt, wo man sieht wie ein ausdruck übersetzt wird. Also z.B: in vhdl-datei: ================================================================== var := var AND a1 // a1 sein auch eine variable var2 := var OR a2 // a2 ist auch eine Variable =============================================================== wird jetzt nach synthese "var" und "var2" als flip-flop, latch oder sonst was realisiert? habe gelesen, dass es eine .log Datei gibt wo man dsa sieht, leider habe ich gerade keine software da. MFG MaXXX
Du kannst z.B. in der Xilinx ISE nach der Synthese den RTL- oder Technology-Viewer verwenden um zu schauen was draus geworden ist.
Nur schnell zur Info bei dem Beispiel.. Hier wird kein Latch, FF oder sonst was entstehen da kein Wert "gehalten" wird. In dem Fall wird das reine Kombinatorik nach der Synthese
Das hängt vom Kontext ab. Nur aus diesen beiden Zeilen kann man gar nichts sagen. Je nachdem wie der Prozess beschrieben ist, kann es auch ein Latch oder ein FF werden. Die Synthese macht jedenfalls (meistens) das was der Beschreibung entspricht. Wenn der vorherige Wert der Variable aus dem vorherigen Taktzyklus weiter verrechnet wird, dann muß dieser gespeichert werden und dann muss es ein Latch oder FF werden. Eine alte VHDL Regel lautet jedenfalls, dass Anfänger auf die Verwendung von Variablen verzichten sollen und besser nur Signale verwenden.
danke fü die antworte. das beispiel war nur ausgedacht und ist nicht relevant, habe nur zum verständnis meines anliegens geschrieben. ich dachte vielleicht ist im i-net ein file zufinden, wo mehrere beispiele durchgegangen werden und wo man das ergebnis der sybthese sieht sieht. werde dann es wohl mit technology viewer versuchen. mfg
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