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Forum: FPGA, VHDL & Co. Erzeugung eines Differenziellen Taktes


Autor: hans (Gast)
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Hallo,

ich möchte in einem FPGA meinen Eingangstakt differenziell ausgeben.
Ich benutze die Entwicklungsumgebung von Xilinx (ISE) und möchte die 
Takterzeugung mit dem Primitiven "OBUFDS" realisieren.
Dazu Frage 1:
Macht man das so, oder besser anders?
und Frage 2:
Ich hätte gerne einen Ausgangspegel von 3,3V, seh ich das richtig das 
dies bei bem Virtex 5, bei der Benutzung der differenziellen Ausgänge 
nicht möglich ist?

danke für hilfe

Autor: Falk Brunner (falk)
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@  hans (Gast)

>Takterzeugung mit dem Primitiven "OBUFDS" realisieren.
>Macht man das so,

Ja.

> oder besser anders?

Nicht dass ich wüsste.

>Ich hätte gerne einen Ausgangspegel von 3,3V, seh ich das richtig das
>dies bei bem Virtex 5, bei der Benutzung der differenziellen Ausgänge
>nicht möglich ist?

Ja, das geht nicht, weil es keinen differentiellen I/O Standard mit 3,3V 
gibt. AIFAIK ist SSTL-I mit 2,5V die Obergrenze.

Wofür soll der Takt denn verwendet werden? Welche Frequenz hat er?

MfG
Falk

Autor: hans (Gast)
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Danke für die schnelle Antwort.

Der Takt hat eine Frequenz von so 20-30 MHz. Und soll einen DVI 
Transmitter ansteuern, der einen differenziellen eingangs Takt zwischen 
0 und 3,3V möchte. Der schwellwert liegt allerdings bei 3,3/2, dann 
müsst 2,5V auch noch gehn.

Autor: Falk Brunner (falk)
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@  hans (Gast)

>Der Takt hat eine Frequenz von so 20-30 MHz.

Ach herje, das ist ja Gleichstrom ;-)

>Transmitter ansteuern, der einen differenziellen eingangs Takt zwischen
>0 und 3,3V möchte. Der schwellwert liegt allerdings bei 3,3/2, dann
>müsst 2,5V auch noch gehn.

Nimm einfach zwei 3,3V LVCMOS Ausgänge und invertier den einen. Das 
reicht hierfür problemlos aus.

MfG
Falk

Autor: hans (Gast)
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ok dann mach ichs so

Autor: hans (Gast)
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noch eine Frage... würde das auch noch problemlos bei 165MHz gehn???

Autor: Christian R. (supachris)
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hans schrieb:
> noch eine Frage... würde das auch noch problemlos bei 165MHz gehn???

Nee, dann eher nicht mehr. Für sowas gibts LVDS, das ist nicht umsonst 
Standard.
Was für ein Chip erwartet denn LVDS33, ist schon komisch?

Autor: hans (Gast)
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Der ch7301c mit DVDD = 3,3V und maximal sind da ja 165MHz möglich.

Autor: HildeK (Gast)
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Der Signalhub unterscheidet sich meines Wissens nicht, ob LVDS25 oder 
LVDS33 verwendet wird. Die Schwelle möglicherweise schon.
Als Lösung kann man bei Takten problemlos eine AC-Kopplung (10n ... 
100n) vornehmen und dann zwischen beiden Standards übertragen. Es muss 
dann lediglich ein Biasing für den jeweiligen Empfänger vorgenommen 
werden.

Bei Daten ist das kritisch(er) - außer man hat eine geeignete Kodierung, 
die eine max. Anzahl von aufeinanderfolgenden HIGH- oder LOW-Pegel 
garantiert.

Autor: hans (Gast)
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Es handelt sich hier um das ML505 Board, da is schon alles drauf 
verbunden. Die Taktleitungen gehen an Bank22, die mit 3,3V versorgt 
wird. D.h. es ist ja nicht möglich das wie von mir zuerst gedacht mit 
dem Primitive "OBUFDS" zu realisieren. Wenn ich den Takt, wie oben 
gesagt, nur negiere brauch, ist es ja für meine Anwendung ok, aber wie 
wird das dann von Xilinx mit der maximalen Taktrate gemacht, wenn das 
einfache negieren nicht mehr so gut ist?

Autor: Christian R. (supachris)
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Hm, das ist ja komisch auf dem Board, wie ist das denn in den 
Beispiel-Applikationen gemacht?

Autor: hans (Gast)
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Beispiel-Applikationen? Hät ich auch gern :-)... wenn du mir sagen 
kannst wo ich sowas find, wär ich die sehr dankbar. Esgibt ja Bsp. Prog 
für das Board, wo ein Bild über DVI ausgegeben wird. Das hab ich aber 
leider nicht und ich kann denn Source Code bei Xilinx auch nicht finden. 
(heißt dort Slide Show)

Autor: SuperWilly (Gast)
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hans alias matthias ;O)

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