warum funktioniert mein ad9833 nicht?

[Christoph S. (christophst)]

folgendes problem, steuere den ad 9833 mit einem at mega 8535 an.
über spi. im anhang ist ein skop bild, von der signalform.
am ausgang des ad kommt kein signal.
kann mir jmd sagen wiso?
kommen die signale falsch??

prog:

#include <avr/io.h>
#include <stdlib.h>


#include <util/delay_basic.h>

unsigned char x; 
unsigned char y;     

void warte(unsigned char zahl)           //warteschleife. warte ist XXXµsek. * zahl
{
  do
  {
    _delay_loop_1(0x0002);
  } while (zahl--);              // solange zahl > 0
}


int main(void)
{
  DDRA = 0x00;
  DDRB = 0xff;
  DDRD = 0xff;  
    PORTD |= (1<<PD7) ; // FSYNC HIGH
while(1)
    {
    while (PINA & (1<<PA1))
      {
      }  
    while (!(PINA  &(1<<PA1))) 
      {
      }
    warte(250);
        SPCR = 0xD7;            // Spi Kontrollregister setzen

    warte(1);
    PORTD &=~(1<<PD7); // FSYNC LOW 
    SPDR = 0x20;  // Ausgabe an das Spi interface
       while (!(SPSR  &(1<<SPIF)))
      {
    y++;
      }
    warte(1);
    PORTD |= (1<<PD7) ;         // FSYNC HIGH
    warte(1);
    PORTD &=~(1<<PD7);           // FSYNC LOW
    SPDR = 0x00;              // Ausgabe an das Spi interface      config  
       while (!(SPSR  &(1<<SPIF)))
      {
      y++;
      }      //
    warte(1);                   
    PORTD |= (1<<PD7) ;         // FSYNC HIGH
    warte(1);
    PORTD &=~(1<<PD7);           // FSYNC LOW
      SPDR = 0x7F;              // Ausgabe an das Spi interface     
     while (!(SPSR  &(1<<SPIF)))
      {
    y++;
      }
    warte(1);
    PORTD |= (1<<PD7) ;         // FSYNC HIGH
    warte(1);
    PORTD &=~(1<<PD7);           // FSYNC LOW
        SPDR = 0xFF;              // Ausgabe an das Spi interface      FREQU-0
       while (!(SPSR  &(1<<SPIF)))
      {
    y++;
      }
    warte(1);
    PORTD |= (1<<PD7) ;         // FSYNC HIGH
    warte(1);                //                   
    PORTD &=~(1<<PD7);           // FSYNC LOW    
    SPDR = 0x7F;              // Ausgabe an das Spi interface      FREQU-0 
     while (!(SPSR  &(1<<SPIF)))
      {
    y++;
      }
    warte(1);
    PORTD |= (1<<PD7) ;         // FSYNC HIGH
    warte(1);
    PORTD &=~(1<<PD7);           // FSYNC LOW
    SPDR = 0x87;              // Ausgabe an das Spi interface      FREQU-1
     while (!(SPSR  &(1<<SPIF)))
      {
    y++;
      }
    warte(1);
    PORTD |= (1<<PD7) ;         // FSYNC HIGH

[Christoph S. (christophst)]

sorry vergessen hinzuzufügen...

blauer frequ.gang: takt
rot: fsync
grün: signal

[Michael (Gast)]

Lies doch mal das Datenblatt richtig!!

Insbesondere den Teil wo es um das SPI Interface geht ....

Da steht:
"After FSYNC goes low, serial data will be shifted into the device’s 
input shift register on the falling edges of SCLK for 16 clock pulses. 
FSYNC may
be taken high after the 16th falling edge of SCLK, observing
the minimum SCLK falling edge to FSYNC rising edge time, t8."

Du hast das FSYNC nach 8 Bit und nicht nach 16 bit wieder auf High 
gezogen.

[Christoph (Gast)]

Ok, eine neues Problem ist aufgetreten, einmal steuere ich den AD9833 
mit einer selbst geschriebenen Spi architektur an, und beim 2. mal mit 
der internen des Avr(den Fsync fehler habe ich natürlich behoben, jedoch 
funktioniert es leider immer noch nicht.) Wenn ich die SPI mit meiner 
selbstgeschriebenen Architektur ansteuere funktioniert alles 
reibungslos, auf den von AVR programmierten SPI teil, im anderen 
Programm reagiert der Dsp jedoch nicht.
ich habe die Signalverläufe vom  oszillosSkop im anhang, beide sehen 
sehr ähnlich aus.
Die 1. beiden hochgeladenen Bilder zeigenden Signalverlauf des 
Programmes das fuktioniert(einmal den anfang hochaufgelößt, und einmal 
das Komplette Signal). Die beiden anderen Bilder zeigen den 
Signalverlauf des nicht funktionierenden Signales.

Vlt kennt ja jmd das Problem und kann mir weiterhelfen :)
Danke im Vorraus!
mfG: Christoph

[Christoph (Gast)]

...---

[Christoph (Gast)]

-.-.

[Christoph (Gast)]

So, dassist der signalverlauf des nicht funktionierenden Programmes

[Christoph (Gast)]

und hier nochmal der komplette signalverlauf des nicht funktionierenden 
Programmes

Danke

[::: (Gast)]

Das timing diagramm des datenbattes enthaelt einige Zeiten. sind die 
aller erfuellt ?

[Christoph (Gast)]

ja, es enthält die zeiten data, clock und fsync.
dafür hab ich ja die skopbilder mit eingefügt, meiner einung nach passt 
das alles.

[Michael (Gast)]

Stimmt nicht - Timing ist immer noch falsch!!

Du verletzt die Zweit T11 im Datenblatt "SCLK High to FSYNC Falling Edge 
Setup Time" auf Seite 3 des Datenblatts.

In diesem Fall könnte man einem Dreijährigen die zwei Bildchen vorlegen 
und fragen - wo ist der Unterschied!!

[NEWBIE (Gast)]

??
was genau meinst du?
laut analog müssen das nur 5ns! sein.
Die halte ich doch ein?

[NEWBIE (Gast)]

oder momentmal, was genau meinst du?

SCLK High to FSYNC Falling Edge
Setup Time

finde ich auf seite drei nicht.

[Michael (Gast)]

Augen Auf

Dokument:
http://www.analog.com/static/imported-files/data_sheets/AD9833.pdf

Seite Drei
Ist die letzte Zeit in der Tabelle mit "T11" bezeichnet.

Dein SCL muss high sein BEVOR du die fsync von high nach low ziehst.
Wenn Du deine zwei Bilder anschaust dann ist das auch der AUGEFÄLLIGSTE 
Unterschied.

[christoph (Gast)]

vielen vielen dank!!!
du hast mir super weitergeholfen!

[Michael (Gast)]

Riesen Tip in solchen fällen ist immer:

Mach es so, wie es im Datenblatt steht :)