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Forum: FPGA, VHDL & Co. Coolrunner CPLD Takt verdoppeln


Autor: Fabian. H. (Gast)
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Ich möchte meinen Takt in einem Coolrunner CPLD verdoppeln. Im 
Datenblatt steht, das dies mit der DualEdge Funktion (Bibliothek FDDCPE) 
möglich ist. Wie nutze ich die richtig in VHDL?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Ich möchte meinen Takt in einem Coolrunner CPLD verdoppeln.
Wozu?

Du kannst damit die Abtastrate der FFs bei Coolrunner II CPLDs 
verdoppeln, nicht die Taktfrequenz an sich. So z.B.
entity CR2RFE is
    Port ( clk : in  STD_LOGIC;
           rechteck : out  STD_LOGIC);
end CR2RFE;

architecture Behavioral of CR2RFE is
begin
  process (clk) begin
    IF    (clk'event and clk = '1') THEN
      rechteck <= '1';
    ELSIF (clk'event and clk = '0') THEN
      rechteck <= '0';
    END IF;
  end process;
end Behavioral;
rechteck_out toggelt hier mit genau der selben Frequenz wie der Takt.

Autor: Fabian. H. (Gast)
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Da ich an er Quelle nur die halbe Taktrate zu Verfügung habe.

Danke für die Auskunft

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