Hallo, Ich habe hier ein Design für den Xilinx XC3250e-4VQ100, welches diesen ziemlich auslastet. Innerhalb dieses Designs habe ich nun ein Modul, welches wiederum aus 5 Submodulen besteht. Auf dem Top Level werden alle Module im RTL Schematic schön sauber als einzelne Kästchen gezeigt. Pushe ich nun aber in den problematischen Block hinein, so läuft die RTL Anzeige Amok, d.h. es werden nicht mehr die 5 Unter-Module gezeigt, sondern einzelne Gatter (siehe Anhang). Die blau markierten Bereiche sind korrekt dargestellte Submodule. Der pink markierte Bereich zeigt ein DPRAM, welches eigentlich auch in einem Submodul liegen sollte, hier aber unmotiviert herumhängt... Hat einer eine Idee, an was das liegen könnte? Wie kann ich da vorgehen, um den "Fehler" zu finden? Macht da XST irgendwelche Optimierungen, welche dann nicht mehr als RTL Hierarchie darstellbar sind?
> Hat einer eine Idee, an was das liegen könnte?
Der RTL-View ist nicht der Architektur-View.
Dort werden bereits irgendwelche Komponenten im Top-Level dargestellt,
auch wenn sie eigentlich "ganz unten" sind, wenn das gerade so passt.
Probier mal den Schalter "Keep Hierarchy" in den
Syntheseoptionen(Advanced). Evtl. bewirkt der auch was im Schaltplan.
Insgesamt solltest du zufrieden sein, wenn alle Komponenten dargestellt
und angeschlossen sind. Das war nicht immmer so ;-)
Lothar Miller schrieb: > Insgesamt solltest du zufrieden sein, wenn alle Komponenten dargestellt > und angeschlossen sind. Das war nicht immmer so ;-) Kenn ich, ja... Ich hatte mich nur so schön dran gewöhnt, dass es mit ISE 9.2 gut funktionierte. Gut, dann wird sich da nicht viel machen lassen. "Keep hierarchy" probiere ich trotzdem mal aus.
Mit "Keep Hierarchy" wird nun die erwartete Darstellung mit 5 Submodulen gezeigt.
Aber Achtung: der Schalter dreht nicht nur an der Schaltplandarstellung. Er nimmt dem Synthesizer zugleich die Möglichkeit, "einfache" Optimierungen durchzuführen...
Ja, hab ich gesehen. Die Design Summary zeigt, dass mehr Ressourcen verbraucht wurden. Ich verwende die RTL View nur zur "schönen" Darstellung des Designs zwecks Übersicht. Wenn es in der RTL View nicht "sauber" aussieht, dann stimmt meist auch mit dem Coding etwas nicht (meine Erfahrung) Aktuelles Problem: 8/16/32 Bit Register ab internem Tristate Bus führt zu Blöcken mit bis zu 25 hintereinander geschalteten Gattern. Kein Wunder, dass der Ressourcenverbrauch explodiert... (ist übrigens unabhängig vom "Keep Hierarchy" Switch) Dazu eröffne ich aber wohl besser einen eigenen Thread.
> 8/16/32 Bit Register ab internem Tristate Bus
Es gibt keinen internen Tristate-Bus, deshalb wird hier vermutlich ein
Monstermultiplexer gebaut...
Genau. Alles weitere dazu im (irgendwann folgenden) separaten Thread...
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