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Forum: Mikrocontroller und Digitale Elektronik Takterzeugung


Autor: guest (Gast)
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Hallo,
Ich habe mir von TI Samples vom ADS831 schicken lassen. Ein 8-bit 50MS/s 
ADC. Nun würde ich damit gerne ein kleines Projekt starten. Angedacht 
ist ein Oszi mit 1MHZ Bandbreite. Da ich jetzt nicht die größte 
Erfahrung habe vielleicht etwas Naiv, aber mal sehen was draus wird.

Der bisherige Plan: Ein Mikrocontroller wählt über einen Mux den 
entsprechenden Takt für den Messvorgang. (500khz, 1Mhz, 10Mhz, 50Mhz - 
Dazu dann auch später einige Fragen) Dieser Takt dient parallel dem ADC, 
einem 16bit Zähler für die SRAM Adressen und dem 32kbyte SRAM als Takt. 
Ist der Zähler durchgelaufen gibts nen Interrupt am uC welcher den Takt 
über den Mux abschaltet. Nun sollten eigentlich die Messdaten im SRAM 
sein. Der Microcontroller legt nun den langsamsten Takt über den Mux ans 
SRAM und setzt Data Output im SRAM. Nun hat er alle Zeit der Welt die 
Daten aus dem SRAM zu lesen und entweder auf einem LCD auszugeben oder 
über UART zu senden. Danach gehts von vorne los.

Ist das so überhaupt machbar oder habe ich einen Denkfehler?

Womit erzeuge ich die verschiedenen Takte? Also welche Bausteine sind 
dafür geeignet?

Frage: Der Takt soll gleichzeitig auch das Write Enable Signal fürs SRAM 
werden, weil der uC bei 50MHz einfach nicht mehr mit kommt. Dieses 
Signal muss ja aber laut Timing Diagramm verzögert am SRAM liegen. Also 
erst wenn die Adressen und die Daten bereits sicher anliegen. Womit 
könnte man eine geringe Verzögerung erreichen? Reicht es da aus den Takt 
für /WE einfach einmal in einem TTL Gatter zu negieren? Das müsste ja eh 
gemacht werden.

thx

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Womit erzeuge ich die verschiedenen Takte? Also welche Bausteine sind
> dafür geeignet?
Sowas war hier doch schonmal im 
Beitrag "DSO für wenig Geld"

Hier bietet sich eine Lösung mit einem CPLD an: die gesamte 
Takterzeugung und Zähler und Logik in einem Baustein, der dann mit dem 
uC kommuniziert.

Autor: Michael U. (amiga)
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Hallo,

Du kannst ja mal bei mir vorbeischauen:

http://www.avr.roehres-home.de/logikanalyzer/index.html

auch hier im Forum:

Beitrag "8 Kanal 50Ms/s AVR Logic-Analyzer"

Die Triggerlogik in Hardware könnte man bei rein analog natürlich auch 
durch einen schnellen Comparator erstzen, dessen Schaltschwelle per 
Software einstellbar ist.
Man kann sie aber auch so nehmen, wie sie ist. Maskierung kann dann 
wegfallen, nur der HC688 als binärer Vergleicher.

Gruß aus Berlin
Michael

Autor: guest (Gast)
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Na da scheine ich mit meiner Idee ja doch nicht so daneben zu liegen. 
Wie ich im Schaltplan sehe hast du /WE wirklich nur einmal invertiert. 
Und die Gatterlaufzeit alleine reicht, um dem Timingdiagramm des SRAMs 
auch bei langsamen Frequenzen gerecht zu werden? Oder habe ich da was 
übersehen?

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