Guten Abend! Ich brauche die Timingzeiten eines Cyclone 3 FPGAs (der Speedgrade ist egal). Betrachtet wird der Fall, dass an mehreren Pins Taktsignale und Datensignale eingespeist werden. Dabei werden normale I/O-Pins als Takt- und Dateneingänge (3,3V-LVTTL) verwendet. (Beispiel:) Im FPGA sitzen einige, unabhängige Schieberegister, die Daten empfangen. Was ich nachweisen muss ist, dass die Setup- und minimum Hold-Zeiten von der Quelle eingehalten werden. Dazu möchte ich die genauen Werte präsentieren. Im Handbook http://www.altera.com/literature/hb/cyc3/cyclone3_handbook.pdf auf Seite 205 Tabelle 9–13 fand ich nur Angaben die sich auf die Konfigurationspins beziehen, für normale IOs gilt das nicht, oder? Auch unter folgenden Links habe ich nichts gefunden. Wenn jemand von euch weiß wo das steht bin ich ihm/ihr wirklich dankbar dafür! http://www.altera.com/literature/an/an447.pdf http://www.altera.com/literature/hb/cyc3/cyc3_ciii52001.pdf http://www.altera.com/literature/an/an366.pdf
Im zweiten Teil des Datasheets auf Seite 1-28 findest du einen Hinweis. Ich habe die Timings immer von Quatus ermitteln lassen, mittels dem Classic Timing Analyzer.
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