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Forum: FPGA, VHDL & Co. wie soll ich vorgehen beim vorhandenen projekt


Autor: jojoe (Gast)
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hallo
ich befinde mich gerade in einem praktikum. ich muss ein projekt 
beenden.
es gab viele vor mir die an dem projekt gearbeitet haben es ist ein 
prototyp für einen bus-controller mit speicher zugrife.
es gibt  viele module mit viele signale
mein problem ist : ich habe bis jetzt keine strategie gefunden um die 
gesamte struktur zu verstehen und die die zusammenhänge....
eine ausführliche und vernünftige dokumentation gibt es auch nicht
wie geht man dann vor?
danke

Autor: honk (Gast)
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Wer das tote Pferd am längsten reitet, hat gewonnen.

Autor: Christian R. (supachris)
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Bau eine Simulation drum rum, dann siehst du schon, was da abläuft. Eine 
grobe Beschreibung, was das Ding machen soll, wirds ja geben...

Autor: jojoe (Gast)
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:-) eine weise Antwort

aber hilft mir leider nicht weiter ;-)

Autor: Sachich Nich (dude) Benutzerseite
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honk schrieb:
> Wer das tote Pferd am längsten reitet, hat gewonnen.

smile

Autor: jojoe (Gast)
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die Simulation und Debugin ist ein Teilaufgabe , dafür muss ich die 
Struktur  jedes Modul genauer kennen
das problem ist, dass viele signale von einander abhängig sind und jede 
kombination führt zu einen anderen Verhalten

Autor: jojoe (Gast)
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mit Weise Antwort mei ich :

honk schrieb:
> Wer das tote Pferd am längsten reitet, hat gewonnen.

Autor: gagamel (Gast)
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>Wer das tote Pferd am längsten reitet, hat gewonnen
entity HORSE is
port(
  MOUTH    :  INOUT STD_ORGANIC;
  ASSHOLE     :  INOUT STD_ORGANIC
  );
end HORSE ;

architecture FURY of HORSE is

component HEAD is
port(
  MOUTH    :  IN STD_ORGANIC
  );
end HEAD ;

component LEG is
port(
  LEG  :  OUT STD_ORGANIC(4 downto 1)
  );
end HORSE ;

begin

STATUS <= '0'  -- horse is dead


Autor: Thomas Reinemann (Firma: abaxor engineering) (abaxor)
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Hallo Gagmel,

du kannst doch unseren neuen Freund nicht so ins Boxhorn jagen. Richtig 
ist
component LEG is
port(
  LEG  :  OUT STD_ORGANIC(4 downto 1)
  );
--end HORSE ; falsch
end LEG ;

Tom

Autor: Christian R. (supachris)
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jojoe schrieb:
> die Simulation und Debugin ist ein Teilaufgabe , dafür muss ich die
> Struktur  jedes Modul genauer kennen
> das problem ist, dass viele signale von einander abhängig sind und jede
> kombination führt zu einen anderen Verhalten

Naja, irgendwelche Eingangs-Signale wird das Gesamt-Kunstwerk ja haben. 
Da musst du halt entsprechend der Aufgabe was anlegen. Dann den Code und 
die internen Signale analysieren und schauen, was an Ausgangssignalen 
raus geht. So kommst du Schritt für Schritt hinter die Funktion. Eine 
andere Chance (außer neu schreiben) hast du kaum, wenn der Entwicker 
nicht mehr greifbar ist. Und VHDL ist ja eigentlich ganz gut selbst 
erklärend, weil es so geschwätzig ist. Sichere VHDL Kenntnisse und 
FlipFlop-Denken sind da natürlich Voraussetzung.

Autor: jojoe (Gast)
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hi  Christian R.
Danke für die ernste Antwort
ich bin schon etwas voran. ich habe es genau wie es beschrieben gemacht
ich hab alles modeliert und abstrahiert und die einzelne Module formell 
beschrieben
es ist viel arbeit aber es macht die sache etwas veranschaulicher

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