Hallo, Ich hab ein FPGA Design welches aus mehreren IP Cores besteht. Zu Debugzwecken gibt es einen Debug-Core an den die zu überwachenden Signale angeschlossen werden müssen. Um das tun zu können müsst ich ja jetzt alle Signale erst aus den IP cores bis in das TopLevel File führen. Quartus selber ist ja aber in der Lage - z.B. bei der Verwendung des Signal Taps - direkt auf Signale zu verbinden ohne, dass diese im TopLevel bekannt sein müssen. Hab ich auch die Möglichkeit über mehrere Hierarchy-Ebenen hinweg Signale verbinden zu können? Vielleicht mit einem Aufruf ähnlich zu diesem: pcixp:pci_xp_inst|pcixp_to_wb:refdesign|pcixp:reference_design|wbm_clk Viele Grüße Thomas
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