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Forum: FPGA, VHDL & Co. dangling output parity pins - Problem?


Autor: Martin Kohler (mkohler)
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Hallo,
In meinem Design verwende ich zwei FIFOs.
Die Daten pro Element enhalten jeweils 32Bit Positionsdaten + 2 Bit 
Richtungsdaten, das ganze passt also wunderbar in ein DPRAM mit 32Bit 
Breite + Parity Bits.

Nun motzt ISE9.2 aber beim Erstellen des Programming Files, dass zwei 
Parity Pins offen geblieben sind - was ja auch stimmt.

Ist das ein Problem und muss behoben werden? (z.B. Dummy-Daten auf die 
zwei restlichen Parity Bits)

Oder kann ich da grosszügig drüber hinwegsehen?

Danke für die Antworten!

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> (z.B. Dummy-Daten auf die zwei restlichen Parity Bits)
Leg die fest auf 1 oder 0 und du bist die Warnung los.
Ist ja nicht viel Aufwand   ;-)

Autor: Martin Kohler (mkohler)
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hat nichts gebracht.
Ich habe nun die FIFO Daten auf der Schreibseite mit 36Bit Breite 
reingeschrieben, die obersten 2 Bit fest auf 0.

Die Warnung ist dieselbe, er motzt ja auch wegen den "dangling output 
parity pins", nicht wegen der Inputs.

Spasseshalber die beiden Bits in einem Register lesbar machen so dass 
ISE zufrieden ist möchte ich doch lieber nicht :-/

Autor: Christian R. (supachris)
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Das kannst du ignorieren. Dafür gibts ja die Message Filter bei den 
Reports.

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