Hallo! Ich mache gerade mit Eagle mein erstes Layout und steh schon vor den ersten Problemen, die ich mit anderen Tools nicht hatte. Aber ich nehme an es gibt eine Lösung. 1.) Ich habe ein QFN44 Gehäuse und möchte in das Exposed Pad auf der Unterseite VIAs setzen um es mit GND zu verbinden. Beim DRC Check wird jedoch ein Clearance Fehler ausgegeben. Wenn Gerber Files produziert werden, dann passt wahrscheinlich alles, da ein Pad ja auch nichts anderes ist wie Kupfer und folglich wie ein Leitung + VIA behandelt wird. Nichts desto trotz ist es unschön, wenn Eagle einen Fehler ausgibt, obwohl es gewollt ist und vor allem Thermal-Vias state of the art sind. 2.) Die Kühlfläche des QFN44 ist relativ groß, würde man über die ganze Fläche Lötpaste auftragen, dann kann es zu Schwierigkeiten beim Verlöten kommen. Kann man in Eagle die Pastenmaske selbst verändern, so dass sie beispielsweise nur die halbe Padfläche bedeckt? 3.) Ich habe einige TSSOP Gehäuse auf meinem Print. Die Clearance habe ich überall auf 8 mil gestellt. Der Abstand zwischen den einzelnen Pads des TSSOP ist 9.5mil. Bei einem DRC Check wird trotzdem ein Clearance Fehler ausgegeben. Woran kann das liegen? Vielen Dank!!
@ Nobody (Gast) >wird. Nichts desto trotz ist es unschön, wenn Eagle einen Fehler >ausgibt, obwohl es gewollt ist und vor allem Thermal-Vias state of the >art sind. Kann man bei Eagle leider AFAIK nicht sauber lösen. Es sei denn, man legt das Pad im Layout (nicht Bibliothek) als Polygon an. >kommen. Kann man in Eagle die Pastenmaske selbst verändern, so dass sie >beispielsweise nur die halbe Padfläche bedeckt? Ja. In der Bibliothek mit CHANGE/CREAM OFF. Dann manuell im Layer tcream die Lotpastenbereiche zeichnen. >des TSSOP ist 9.5mil. Bei einem DRC Check wird trotzdem ein Clearance >Fehler ausgegeben. Woran kann das liegen? Ist AFAIK ein Bug im Eagle. MFG Falk
1. Billigen 2. In Library verändern 3. Fehler erstmal bei sich suchen
Danke Falk, ich werd das einfach einmal so hinnehmen. Das mit der Pastenmaske hat tadellos funktioniert.
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