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Forum: FPGA, VHDL & Co. komisches Verhalten des Simulators


Autor: Andi Z. (duderino65)
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hallo,

ich kanns mir grad nicht erklären aber ich glaube mein simulator spinnt 
:-)!!

ich habe gestern mein design simuliert und nach ein paar verbesserungen 
hats dann auch funktioniert. dann habe ich eine timing simulation 
durchgeführt. hierbei gab es dann wieder fehlerhafte ausgaben. wieder 
verbessert und die syntheseeinstellungen gesetzt. dann wars wieder in 
ordnung.

heute früh musste ich wieder eine synthese durchführen wobei wieder 
nichts brauchbares rauskam obwohl ich ja nichts geändert hab. bei einer 
fehlerhaften simulation meldete der simulator auch ständig glitches.

gerade eben dann wieder das selbe. eine passende simulation. dann habe 
ich den simulator wieder gestartet und dabei gab es wieder falsche 
ausgaben. dazwischen habe ich nichts synthetisiert. dann erneut eine 
simulation gestartet und dann gehts wieder...

ich verwende den ispLever 7.2 und Synplify. dazu hab ich den aldec 
active-hdl simulator. das ganze ist für einen MachXO 2280C.

hat das jemand auch mal erlebt oder weiss jemand warum das so ist?
bei den timingconstrains habe ich 50MHz angegeben. als takt nutze ich 
33,333MHz. und laut report werden auch alle timing anforderungen 
erfüllt.


mfg

Andi

Autor: SuperWilly (Gast)
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Wie äußert sich denn das Scheitern der Timing-Simulation ?

Stimuliert du FPGA-Eiingangsports ? Denk unbedingt an die Setup-Zeiten, 
d.h. wenn du die Daten mit der steigenden Taktflanke ins FPGA 
reintaktest und gleichzeitig diesen Takt (steigende Flanke) verwendest, 
um die Daten zu sampeln, hast du u.U. eine Setup-Verletzung. Es sei 
denn, du verwendest
IO-Register mit FIXEDDELAY-Option o.Ä.

Ein paar mehr Details zu deiner Simulation wären hilfreich ...


SuperWilly

Autor: Andi Z. (duderino65)
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hi,

naja bei einer fehlerhaften simulation zeigt der simulator ständig an 
dass glitches aufgetreten sind. bei fehlerfreien simulationen kommt 
nichts. da simuliert der durch und fertig.

ich habe ein I2S format bei dem ich das LR-Signal quantisiere. es 
funktioniert auch soweit. ich habe ja auch die funktions-simulation und 
die post_route simu durchlaufen lassen. da war alles ok.

hab gerade wieder die simulation gestartet. dabei traten wieder glitches 
auf. dann wieder von neuem und alles war ok. keine glitches oder 
sonstwas.
kann es sein das da der simulator etwas verbugt ist??

mfg

Andi

Autor: Andi Z. (duderino65)
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ah ja,

ich simuliere die eingangsports.
also einen 33mhz takt, lr-clock, daten, reset und bittakt den ich aber 
nicht verwende.

zudem habe ich 3 prozesse die alle bei fallender flanke aktiv sind. ein 
prozess zählt praktisch die takte pro lr_clk periode und je nach 
zählerstand werden die ausgangssignale in den anderen prozessen gestzt.

mfg Andi

Autor: FPGA-Pongo (Gast)
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Wer erzählt den Leuten immer, dass sie gemischte rising/falling 
verwenden sollen/dürfen/müssen

Autor: SuperWilly (Gast)
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>simulator ständig an dass glitches aufgetreten sind

Was schließt du daraus ?

An welchen Signalen treten Glitches auf ?


SuperWilly

Autor: Andi Z. (duderino65)
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hab ich ja auch nicht.
ich finds nur komisch das sich der simulator so verhält. einmal meldet 
er fehler und gleich drauf ist wieder alles ok! ich beende den simulator 
ja nichtmal. ich starte nur die simulation neu.

mfg

Andi

Autor: SuperWilly (Gast)
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Startest du den ersten Simulationslauf von ispLEVER aus ?
Und den zweiten Simulationslauf nicht von ispLEVER ?


SuperWilly

Autor: Andi Z. (duderino65)
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ja sozusagen. nach der synthese starte ich den simulator aus dem 
ispLever. dann starte ich eine simu. da zeigt der mir was fehlerhaftes 
an. dann stoppe ich die simu, setzte sie zurück und starte nochmals eine 
simu aus dem simulator. und dann gibt es keine glitches oder sonstwas 
und das ergebnis passt dann auch.

mfg

Andi

Autor: SuperWilly (Gast)
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Ich glaube, dass ispLEVER die Simulation anders startet (bezüglich 
Warnings-Settings etc.) als bei einem manuellen Re-Start im Simulator!

Versuch es doch mal ohne ispLEVER:
Verwende das .vho und das .sdf-File und starte die Simulation mittels 
do-Skript.

Die Files .vho und .sdf werden in ispLEVER generiert, indem Du "Generate 
Timing Simulation files" startest.

SuperWilly

Autor: Andi Z. (duderino65)
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ok danke werd ich mal versuchen.

mfg

Andi

Autor: Andi Z. (duderino65)
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hi,

wie kann ich den die vho und sdf dateien einbinden?
ich habe im ActiveHDL ein neuen workspace erstellt und ein makrofile 
erstellt. was muss ich da alles reinschreiben? ich hab da leider keine 
ahnung wie das mit dem simulator geht.

mfg

Andi

Autor: SuperWilly (Gast)
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Es gibt in der ActiveHDL On-line Documentation einige Erläuterungen
zu "Timing Simulation Options Dialog Box".

Gruß,
SuperWilly

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