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Forum: FPGA, VHDL & Co. Testbench: Taktsignal um eine bestimmte Zeit verschieben


Autor: Andi Z. (duderino65)
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hallo,

ich habe hier folgenden code in meiner testbench:
sys_clk  : process is
begin
  sysclk33M <= '0', '1' after T_sys;        
  wait for 2*T_sys;         
  
end process;

ich möchte nun aber, dass dieses signal eine bestimmte zeit später 
startet. also eine bestimmte phasenverschiebung.

leider fällt mir nichts ein wie ich das machen soll. habe es schon mit 
einem enable signal versucht welches z.B. nach 7 ns aktiv wird. 
allerdings bringt das nichts, weil das signal bei 15ns trotzdem wieder 
toggelt. habe einen 33Mhz takt. also T_sys = 15ns.

wie kann man sowas machen??

mfg
Andi

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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So vielleicht:
sys_clk  : process 
begin
  sysclk33M <= '0';
  wait for 7 ns;         
  loop 
     sysclk33M <= not sysclk33M; 
     wait for T_sys;         
  end loop;
end process;

Autor: Matthias G. (mgottke)
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Versuchs mal so:
sys_clk  : process is
begin

  sysclk33M <= '1';
  wait for 0.5*T_sys;
  sysclk33M <= '0', '1' after T_sys;
  wait for 1.5*T_sys;

end process;

Autor: Andi Z. (duderino65)
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hallo,

dankeschön!!

tut beides :-)

mfg

Andi

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