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Forum: FPGA, VHDL & Co. Quartus Setup- und Hold-Time


Autor: Stefan (Gast)
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Hallo zusammen

Ich möchte im classic timing analyzer die setup- und hold-times 
festlegen. Jedoch bin ich irritiert dass da die jeweils maximale 
zulässige Zeit angegeben werden soll. Eigentlich will man ja dass das 
Signal am Eingang vor und nach der Taktflanke lange genug anliegt. Da 
sollte man doch logischerweise eine minimalzeit angeben?

Grüsse
Stefan

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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tsu und th sind definiert auf den Takt eines FF.
Deshalb ist die Betrachtungsweise gewissermaßen invertiert: du mußt 
mindestens während der Maximalzeit von tsu und th das Signal stabil 
am FF Eingang anliegen haben.
                  ___________
 clk   __________|           |_____
             tsu   th          
            <--->|<--->
 din   ===XX===========XX===            === = stabile '0' oder '1'  /  XX = Wechsel

Autor: Stefan (Gast)
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Bist du sicher dass das in Bezug auf Quartus stimmt? In der Hilfe steht:

tSU = <pin to register delay> + <micro setup delay> - <clock to 
destination register delay>

Das würde doch heissen dass tSU dem Delay vom Ausgang des einen 
Registers zum Eingang des Anderen entspricht. Dann würde auch das mit 
dem Maximum Sinn ergeben, nicht? Der Timing Analyzer meldet nämlich 
Fehler wenn Tsu überschritten wird, nicht wenn es unterschritten wird...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Bist du sicher dass das in Bezug auf Quartus stimmt?
Das ist eine grundlegende Definition, die ist allgemein anerkannt ;-)
Ich hoffe nicht, dass Altera da selber was erfunden hat.

> tSU = <pin to register delay> + <micro setup delay> - <clock to
> destination register delay>
Eine etwas eigenartige Definition.
Da wäre ein Bildchen ganz interessant...

> Das würde doch heissen dass tSU dem Delay vom Ausgang des einen
> Registers zum Eingang des Anderen entspricht.
Was mich an der obigen Definition ein wenig ins Grübeln bringt sind die 
Begriffe pin und clock to destination register delay.
Bei einer Definiton von Register zu Register sollte irgendwas von 
Taktfrequenz zu lesen sein...

Autor: Stefan (Gast)
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Also, ich habe da etwas im Altera-Forum gefunden: Offenbar beziehen sich 
die Zeiten nicht auf interne Register, sondern auf die Schnittstelle 
(Anschluss)Pin-Register. Der Timing-Analyzer meldet die tatsächlich 
erforderlichen Zeiten, damit die Ansteuerung funktioniert und die sollen 
natürlich so klein wie möglich sein. Deshalb wird bei den Settings ein 
Maximal erlaubter Wert angegeben.

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