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Forum: FPGA, VHDL & Co. Fehler ConstraintSystem:59!


Autor: Michael Milan (Firma: Uni Hannover) (babybk)
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Hi Leute,
ich bin wirklich sehr müde mit dem Fehler ConstraintSystem:59.
My Programm funktioniert am Anfang in Ordnung(inkl ucf file).Aber wenn 
ich die Eingänge erlösche,und neu definieren.Dann entsteht der Fehler 
ConstraintSystem:59 und zwar:

ngdbuild ERROR ConstraintSystem:59 - Constraint <NET "button" S>: NET
"button" not found. Please verify that: 1. The specified design element
actually exists in the original design. 2. The specified object is
spelled correctly in the constraint source file.

Vorher "button" war ein Eingang aber hab ich schon erlöscht.

Ich hab auch "Cleanup Project Files" gemacht,
um die ganzen temporären Dateien, die noch das falsche Netz enthalten,zu 
löschen.Aber der Fehler entsteht noch.

Dann hab ich versucht,ucf file zu löschen und neu erzeugen.
Problem wird verhindert.Aber(wiedwe aber)die ucf file,die gerade erzeugt 
wird,besteht die Informationen nicht von Hauptblock sondern von kleinen 
Block(kleine Block ist nur ein Teil von Hauptblock).

Ich weiße nicht,wass soll ich machen?
Könntet jemand mir helfen?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Häng doch einfach mal dein UCF und die VHDL mit der Top-Level-Entity an 
deinen Post hier an.

Autor: Stan, Kyle & Co. (Gast)
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Diesen Fehler hatte auch schon mehrmals!

Das ist ein Bug der Software. An dem Programm liegt es nicht.

Lösung:

Im Fenster "Sources" (oben links) auf die *.ucf - Datei einmal klicken.

Dann im Fenster "Processes" auf "User-Constraints" und dann auf "Edit 
Constraints (Text)" klicken.

Es öffnet sich eine Liste mit allen Constaints.

Die Constraints, die den Fehler erzeugen

z.B. Constraint <NET "button"

einfach rauslöschen.

Generell sollte man aus dieser Liste alle alten Constraints löschen, die 
man nicht mehr braucht!

good luck

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Das ist ein Bug der Software.
Seht das einfach mal so: eine UCF-Datei ist eine Textdatei und gehört 
mit einem Texteditor editiert. Die ganze PACE- und Geschichte kommt 
evtl. mal aus dem Tritt und kann nicht mehr richtig parsen.

> Es öffnet sich eine Liste mit allen Constaints.
Wie gesagt: das ist keine Liste, sondern die UCF-Datei.

Autor: Michael Milan (Firma: Uni Hannover) (babybk)
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Hier sind meine Dateien.

Meine Beschreibung entsteht in mein pdf file.

Mein Programm läuft noch nicht

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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In deiner Top-Entity steht
entity pwm_sc is
   port ( Button       : in    std_logic_vector (3 downto 0); 
          clk          : in    std_logic; 
          Schalter     : in    std_logic_vector (7 downto 0); 
          pwm_tot1     : out   std_logic; 
          pwm_tot1_inv : out   std_logic; 
          clk0         : inout std_logic);
end pwm_sc;
Dann müssen auch Pinzuweisungen an die vier Button Eingänge in der 
UCF-Datei stehen, sonst gibt es Fehler.

Alternativ kannst du ja mal das probieren:
Beitrag "Re: Spartan 3 AN Pins ?"
Aber dann mußt du im Pad-Report genau schauen, was die Toolchain daraus 
gemacht hat.

Irgendwie sieht mir dein Projektmanagement etwas verworren aus :-/
Kurz und kompakt:
Für 1 komplettes Xilinx-Design kann es pro Top-Level-Entity nur 1 UCF 
geben. Und in deinem UCF ist jetzt ja nicht wirklich viel drin...

BTW:
> Mein Programm läuft noch nicht
Das ist kein Programm. Das ist ein Hardwaredesign...

Autor: Michael Milan (Firma: Uni Hannover) (babybk)
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Danke Lothar Miller,danke Stan, Kyle & Co für eurere Hilfe
also,schließlich lätft mein Programm schon.
Eurere Trick sind sehr nützlich.
Ich verändere mein pwm_sc.vhd noch Mal.
Und im ucf file muss ich auch alten Constraints löschen
Dann reimplementieren-->läuft.

Aber nach dem Implementieren,mein pwm_sc verändert nicht.Und zwar : es 
gibt keine Deklaration für das Block :Add_Bit_Tot obwohl diese Block 
wirklich im meinen Programm funktioniert.

Ich schicke auch mein pwc_sc.vhd

Autor: Klaus Falser (kfalser)
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Kleiner Tipp:
Schmeiss das Schematics Zeug weg, mach ein neues Projekt und schreib das 
Top-Level auch in VHDL.
Ich bin überzeugt, dass Du die dafür notwendige Zeit später einsparst, 
weil Du dich nicht mehr über solche Fehler ärgern musst.
Den 2. Tipp hat jemand schon erwähnt: schreibe das UCF File selbst mit 
einem Text-Editor und vergiss PACE und wie sie alle heißen.

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