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Forum: Platinen Platinenentwurf mit Virtex5 und 2x 14 AD Wandler(250MSPS)


Autor: Axel Walsleben (axelmi)
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Ich suche jemanden der mir ein Virtex5 Board entwerfen und layouten 
kann.

Das Board soll folgende Komponenten enthalten:
Virtex5 XC5VFX70TFFG1136
DDR2 SODIMM (>512 MB)
Xilinx Platform Flash
16MB Flash für OS from PowerPC
2x 14 Bit 250 MSPS AD Wandler (ADS4149)
2x 16 Bit DA Wandler im 500MSPS bereich
1x 1GbE Schnittstelle
Taktgenerierung Umschaltbar / Steckbar auf Externen Clock.
2x Anschluss für RF-Boards von der Firma Ettus
1x Serial Port

Bezahlung dafür nach Absprache.
Freelancer selbst verständlich willkommen.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> entwerfen
Was heißt "entwerfen"?
Welche Vorarbeiten/Erfahrung hast du schon?

Autor: Axel Walsleben (axelmi)
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Der Großteil der Schaltung kann vom Xilinx Refboard (ML507) übernommen 
werden.
Hab mit dem Layouten von Multilayer Platinen keine Erfahrung, von daher 
ist es besser wenn es einer macht, der weiß was er tut. ;)

Autor: Reinhard Kern (Gast)
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Hallo,

Multilayer ist garnicht das Problem, sondern die (zahlreichen) Hi 
Speed-Leitungen (Impedanz, Längenkontrolle usw.).

Zähl mal ab, wieviel angeschlossene Bauteil-Pins die Schaltung hat, 
übliche Kosten liegen ganz grob so von 1 .. 4 EUR pro Pin. Kommt auch 
drauf an, was geliefert wird (Plan, Netzliste...). Für vernünftige 
HS-Eigenschaften musst du mit mindestens 6 Lagen rechnen, bei 
komplizierter Stromversorgung (5V, 3.3V, 2.5 V, 1.8 V, 1.5 V...) 
entsprechend mehr.

Unter Vorbehalt: ich habe mir nur das Datenblatt ADS4149 und die 
Testplatine dazu angesehen - alles extreme HS-Technik. Könnte bei 
näherer Prüfung auch noch aufwendiger werden. Es findet sich hier aber 
ganz sicher jemand, der alles für ein paar Flaschbier machen will. 
Betonung auf will.

Gruss Reinhard

Autor: High-Speed Layouter (Gast)
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Kann ich machen.
Schaltplan zeichnen: 8 AT; ca. 2.400 EUR (300 EUR/Tag)
Bibliotheksarbeiten: 5 AT; ca. 1.500 EUR (300 EUR/Tag)
Layouting: 10 bis 12 AT; ca. 5.000 bis 6.000 EUR (500 EUR/Tag)

Gib Bescheid, wenn Du mit den Kosten klarkommst.
Der Highspeed-Layouter.

Autor: Skeptiker (Gast)
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>Kann ich machen.
>Schaltplan zeichnen: 8 AT; ca. 2.400 EUR (300 EUR/Tag)
>Bibliotheksarbeiten: 5 AT; ca. 1.500 EUR (300 EUR/Tag)
>Layouting: 10 bis 12 AT; ca. 5.000 bis 6.000 EUR (500 EUR/Tag)

Das ist aber echt mal verdammt knapp kalkuliert.

Sogar in Zeiten der Wirtschaftskrise ;-) - oder lässt du das in Indien 
machen und streichst die Differenz ein?

Autor: Reinhard Kern (Gast)
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Skeptiker schrieb:
> Das ist aber echt mal verdammt knapp kalkuliert.

Spielt das denn eine Rolle? Es ist ein unumstössliches Dogma, dass über 
ein Forum wie dieses niemals ein seriöser Auftrag vergeben wird. Das ist 
alles unverbindliche Spielerei, es könnte genausogut die Hälfte sein 
oder das Doppelte: im Internet gilt nur ein Preis: NICHTS.

Gruss Reinhard

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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Der Preis vom High-Speed-Layouter dürfte wohl die untere Kotzgrenze 
sein.

@ High-Speed-Layouter
Womit arbeitest du?

Autor: High-Speed Layouter (Gast)
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Nee, aber ich meine er will ja nicht das ganze Demoboard nachbauen, und 
sofern er die Schaltung nicht im Scheckkartenformat haben will, müsste 
das eigentlich in 25 AT zu schaffen sein. Ausserdem mache ich sowas mit 
professioneller Layout-Software mit Highspeed-Erweiterung. Bei sowas 
steckt ca. 40% der anfallenden Zeit im Schaltplan und in der Definition 
der Highspeed-Regeln für den Autorouter. Der Autorouter wiederum wird 
interaktiv in Kombination automatisch/von Hand zur Fertigstellung des 
Layouts benötigt. Ebenso natürlich für das "tunen", das Abgleichen der 
Leiterbahnen auf die vorher eingegebenen Regeln. Xilinx stellt auch eine 
Liste zur Verfügung mit der Länge der Verbindungen Chip-to-Ball. Diese 
Längen sind insbesondere beim routen von DDR-RAM wichtig, weil sie schon 
im Chip selber teilweise recht heftige Unterschiede haben.
Der Highspeed-Layouter.

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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Na dann mach mal.

Autor: Uwe Bonnes (Gast)
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@High-Speed Layouter
Mit wievielen Lagen bei welchen Designregeln rechnest Du fuer so ein 
Layout? Mit was fuer Kosten fuer den Platinenprotoyp rechnest Du?

Autor: Chris (Gast)
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Welches Layout Programm benutzt du?

Autor: High-Speed Layouter (Gast)
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Ohne jetzt die Chips im Einzelnen ganz genau angeschaut zu haben, würde 
ich mit sechs bis acht Lagen rechnen.

@Reinhard Kern: Genau :-). Stimme Ihnen zu. Ich habe allerdings 
tatsächlich schon mal einen Auftrag über dieses Forum bekommen. Es gibt 
schon einige Profis, sei es Einzelpersonen oder Firmen, die in diesem 
Forum hin und wieder erscheinen. Aber ich sehe das eher als 
unverbindlichen Informationsaustausch, im Hauptsächlichen gedacht für 
Studenten, die sich mit der Materie beschäftigen.

@Uwe Bonnes:
"Mit wievielen Lagen bei welchen Designregeln rechnest Du fuer so ein
Layout? Mit was fuer Kosten fuer den Platinenprotoyp rechnest Du?"

- DDR RAM braucht nach meiner Erfahrung sechs Lagen. Die Designregeln 
umfassen im Wesentlichen den Längenabgleich der Signale, und die 
Einhaltung der Mindest- und Maximalverzögerungszeiten. Dasselbe beim 
GBit-LAN. Die Analogleitungen sind da nicht ganz so kritisch, weil es 
weniger Signale sind. Das muss man allerdings im Normalfall von Hand 
routen.
- Zu den Kosten für einen Prototypen kann ich keine seriöse Angabe 
machen. Ich würde von einem voll funktionsfähigen Prototypen ausgehen, 
und für eine solche Kalkulation benötigt man mindestens eine Stückliste. 
Die Platine an sich wird sich sicherlich im Bereich von 300 bis 500 EUR 
bewegen, bei Feinstleitertechnik eher zwischen 500 und 800 EUR.

@Chris: Wir benutzen hier Mentor Graphics in der Pinnacle-Version mit 
DX-Designer als Front-End. Mittleres Entwicklungsbüro im Raum München.

Der Highspeed-Layouter.

Autor: Peter H. (Gast)
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> Xilinx stellt auch eine Liste zur Verfügung mit der Länge der Verbindungen 
Chip-to-Ball

Die Liste suche ich auch schon länger, kann sie aber auf der Xilinx 
Seite einfach nicht finden - hat vielleicht jemand eine Link?

Autor: High-Speed Layouter (Gast)
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Meines Wissens nur für sog. "qualifizierte" Kunden verfügbar, nicht 
anonym online. Will heissen, die wollen wissen, wem sie diese Interna 
geben.
Der Highspeed-Layouter.

Autor: Uwe Bonnes (Gast)
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@High-Speed Layouter
FFG1136 sind 35x35 Reihen Loetkugeln im 1 mm Raster. Auch wenn nicht 
alle Reihen Signale sind, so brauchst Du entweder Plugged-Vias oder 
Mikrovias, oder viel mehr Lagen, um das Breakout zu machen. Oder sehe 
ich etwas falsch...

Autor: High-Speed Layouter (Gast)
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Absolut richtig, Die kritische Grenze im Pitch sind 1mm zu 0,8mm. Da 
muss man entscheiden, wieviele Lagen man braucht und ob es noch geht mit 
Standard-Vias oder ob man µVias nehmen muss. Ist aber hauptsächlich von 
der Aufteilung der Balls abhängig. Wenn es kreuz-und-quer geht mit 
insbesondere der Spannungsversorgung, wird es wohl auf µVias 
hinauslaufen. Dann würden sich acht Lagen empfehlen. µVias mit sechs 
Lagen ist nicht ideal, weil man dann nur noch zwei Innenlagen für 
Verbindungen hat.
Der Highspeed-Layouter.

Autor: Chris (Gast)
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Hallo  High-Speed Layouter,
kannst du mir eine Kontakt-Email geben.
m 3 4 5 3 3 (- a t -) g m a i l (- d o t -) c o m
danke.

Autor: Reinhard Kern (Gast)
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Hallo,

wo sind bloss all die Irren geblieben, die sich sonst hier melden und 
alles mit einer kostenlosen Eagle-Version nach Feierabend für ein paar 
Euro oder Naturalien machen wollen? Es wird sich doch nicht Vernunft und 
Sachverstand breitmachen?

Ernst beiseite, ich habe selten so eine qualifizierte Diskussion 
mitgelesen (ich habe selbst schon Seminare über HS-Technik abgehalten).

Gruss Reinhard

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