Hallo zusammen, ich bin neu hier aber verfolge das Forum schon seit einiger Zeit und hat mir bis jetzt auch bei einigem geholfen. Zu meinem Thema finde ich aber keinen Beitrag und hoffe auf eure Mithilfe. Im Rahmen eines Projektes, solle ein EtherCAT-Slave auf einem FPGA abgebildet werden. Meine Gruppe und ich machen schon seit einiger Zeit an daran herum aber wir kommen einfach nicht weiter und die Zeit rast uns davon. Meine Fragen: Hat jemand Erfahrungen mit EtherCAT und der Erstellung eines Slave-VHDL-Codes für den FPGA? Vielen Dank für eure Mithilfe. Grüße MB
> Hat jemand Erfahrungen mit EtherCAT und > der Erstellung eines Slave-VHDL-Codes für den FPGA? Beckhoff vielleicht? > Im Rahmen eines Projektes, solle ein EtherCAT-Slave auf einem FPGA > abgebildet werden. Ein Studienprojekt? Falls ja: der Zeitrahmen (5 Monate) ist schlichtweg utopisch. Ohne richtungsweisende Vorarbeiten wird da wohl nichts draus, denn bei EtherCAT ist die z.B. ganze Zeitstempelverwaltung auf dem Slave. Und dass ihr das, wozu die Ing. bei Beckhoff & Co. einige Mannjahre gebraucht haben, in einem Semester schaffen wollt, grenzt an Überheblichkeit...
Beckhoff verkauft IP-Cores für Altera und Xilinx. Meiner Meinung nach eure einzige Chance, Ethercat in angemessener Zeit zu implementieren. Selbermachen geht natürlich auch, aber das dauert Mannjahre.
Ein "offener" EC Slave wäre schon ein Hit und auch für unsere Firma interessant, vor allem wegen der Resourcen: der Beckhoff Core verschlingt gerne mal 6000 Slices von einem Spartan FPGA (ca. 50% eines XC3S1400A). So ein Mini-EC wäre cool :-) Allerdings könnte dir da Beckhoff in die Quere kommen: die kochen gerne ihr eigenes Süppchen (Lizenzverträge) und mit der oft gepriesenen Offenheit ists leider nicht weit her. Ansonsten gibt es die o.g. IP Cores und ein dazugehöriges EVAL-Board von B. für den beschleunigten Start. Grüße, Wolfgang
Als Slave würde ich dringend die IP-Cores von Beckhoff empfehlen. Die Eigenentwicklung rechnet sich nie. Konkret haben wir eher das Problem des EC-Masters auf einem FPGA. Dafür gibt es ja noch keinen IP-Core. Der Funktionsumfang des Masters ist sicherlich auch viel zu groß um Ihn komplett in VHDL zu realisieren. Allerdings müssen wir 10µs Zykluszeit (100kHz Echtzeit) im gesamten Prozess realisieren. Dafür sind nun mal µCs (bei uns ein NIOS2) zu langsam. Der Ansatz ist dazu eine gemischte HW-SW-Lösung. Der größte Teil der Masterfunktionalität wird während der Konfigurationsphase beim Start einer Anlage benötigt (die ganzen CAN-Open-Geschichten, Mailbox ...) da spielt die Zeit noch keine Rolle. Zum Abgleich der Uhren ebenfalls noch nicht. Im zyklischen Betrieb ist dafür der Funktionsumfang deutlich geringer. Dort soll dann eine Art HW-Minimaster den Hauptteil der Arbeit übernehmen. Als IP-Core steht zudem ein Ethernet-MAC zur Verfügung auf den sowohl der µC als auch der HW-Minimaster zugreifen kann. Hat jemand schon mal Erfahrungen mit einem HW-Master gemacht, bzw. arbeitet daran? An einer Zusammenarbeit / Erfahrungsaustausch wäre ich durchaus interessiert.
Danke für eure Antworten. Ja, es ist ein Studentenprojekt. Beckhoff gibt keinerlei Informationen frei. Das wurde schon zu beginn versucht um ein Grundgerust zu erhalten. Bei den Kursen ist es so, dass die von der Hochschule nicht genemigt werden und für einen Studenten zu teuer sind. Grüße MB
Naja, EtherCAT ist nun mal nicht frei. Wir hatten das auch mal vor, haben es wegen horrender Kosten dann allerdings sein gelassen.
Zum Test reicht vielleicht der Open Core Plus, eine Testversion des IP-Core, die zeitlich begrenzt funktioniert, die kostet nichts. Bezüglich der Kosten für den IP Core, die Slaveanschaltung könnte man auch mit einem ASIC realisieren dann fallen die IP-Core Lizenzkosten weg.
Hallo Zusammen. Nachdem das Projekt letztes Semester nicht fertig wurde ist in diesem Semester die Fortführung gedacht. Hierfür wurde von Beckhoff das EVB EL9800-4A die Briefmarke FB1130 (Xilinx FPGA), sowie der kostenlose IP-Core bestellt. (Nochmals danke für euren Tipp) Leider haben wir mal wieder ein Problem. Beckhoff hat es geschafft den VHDL-Code zu verschlüsseln. Wir sehen nur die Variablendeklarationen in Xilinx ISE Webpack 11.5 und sind eigentlich genau so schlau wie vorher. Meine Fragen: Hat jemand einen VHDL Code der nicht verschlüsselt ist? Oder weitere schon mehr Erfahrungen mit dem EL9800-4A? Danke für eure Hilfe. Grüße Max B
Offenen Quellcode wird es wohl nicht geben. Die Evaluation-Versionen sind meist verschlüsselt. Grüße, Kest
Die Verschlüsselung ist ja das Problem. Da man nichtmal einen keleinen Teil des Codes sieht ist das Verständnis des Ablaufes scher zu erlangen. Die Aussage von Beckhoff ist aber mit diesem EVB EL9800 schnell und einfach eigene EtherCAT-Slaves zu entwickeln. Wie soll dass gehen, wenn man nur die Portdeklarationen und einpaar Variablen sieht? Grüße Max B
Verschlüsselung oder nur Netzliste bei IP-Cores ist völlig normal. Schließlich haben die Unmengen Entwicklungskosten verschlungen. Wie der Core arbeitet, steht in der Dokumentation. Wird ja wohl eine dabei sein.
Hi, habe gestern eine dicke Anzeige in der Zeitschrift Elektronik Praxis vom 24.03.2010 gesehen, dort wirbt die Firma Hilscher mit dem Open Source Projekt "industrialNETworX". Dort soll man Software im Source Code kostenfrei bekommen u.a. ist auch die Rede von EtherCAT. Vielleicht hilft das weiter. www.industrialnetworx.com Die Seite scheint im Aufbau zu sein, im Forum ist aber schon etwas los.
Aber bei dem Hilscher-Ding brauchst vermutlich deren speziellen NetX-Chip (natürlich von Hilscher) dafür.
Ja ich glaube auch dass der Source Code für den Hilscher Chip ist, aber da steckt wohl auch nur ein ARM Prozessor dahinter, so dass man den Protokollstack anhand des Source Codes selbst entwickeln könnte (reverse engineering). Zumindest könnte man Testmuster dem entstehenden Bit-Strom auf dem Netzwerk zuordnen.
>da steckt wohl auch nur ein ARM Prozessor dahinter Weit gefehlt! Den eigentlichen Core auf dem der Stack läuft, bildet zwar ein Arm, aber für die Realtime-Operationen, die ja eigentlich das Interessante an den Ethernetbasierten Feldbussen sind, bietet der Chip mehrere ALUs, die mehr oder weniger direkt auf den Ports sitzen und die Funktionen übernehmen, die sonst in Hardware gelöst würden. (z.B. cut-through des Frames) Vergleichs mal so: Du hast einen ARM mit angeschlossenem MAC-Controller. im ARM läuft dein TCP/IP Stack und den Rest erledigt der MAC-Controller für dich. Genau diese quasi "MAC"-Funktionalität wird hier aber per Software feldbusspezifisch in mini-ALUs nachgebildet. Vielleicht kannst du den Code hacken, aber es wird dir rein gar nix bringen, da du keine Hardware hast, worauf er läuft (ausser eben der NetX-Chip) Das wäre gerade so, wie wenn du versuchen würdest, einen TCP/IP-Stack von einem ARM MIT MAC-Controller auf einen OHNE MAC-Controller zu portieren. Das kann einfach nicht funktionieren!
Gibt es für Ethercat eine Spec? Oder anders gefragt, gibt ein standardisiertes Ethernetprotokoll für die Automatisierungstechnik? Ich habe nichts in den RFC gefunden.
Kennnst du die Doku zum EtherCAT Slave Core von Beckhoff? EtherCAT_IPCore_Datasheet.pdf oder so ähnlich- das ist weit über 300 seiten lang-- und auch vielle sinnvoll und allgemein informationen enthalten....
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