Guten Morgen, ich habe eine Frage bezüglich des Polygons bei Eagle. Ich möchte die Fläche, wo der Quarz aufliegt gerne vom Messepotential trennen, sprich ich will hier ein Fläche haben, die weg geätzt wird. Evtl. brauche ich es auch gar nicht, ich bin nicht sicher welchem Potential das Gehäuse des Uhren-Quarzes entspricht. Schönen Sonntag..
Autor:
Sven P.
(haku)
Datum:
Der Gedanke ist schon in Ordnung. Im Gehäuse des Quarzes legst du eine Fläche in den Keepout-bzw. Restrict-Layern an.
Ich hoffe ich habe es richtig gemacht, ich habe in beiden Keepout Layern und in allen drei Restrict Layern ein Rechteck gezogen, folgendes Ergebnis im Anhang, richtig so?
Autor:
Simon K.
(simon)
Datum:
Wenn du die Fläche unterm Quarz trennen willst von der GND Plane aßen, dann brauchst du doch nur ein zweites Polygon unter dem Quarz zeichnen, welches einen geringeren Rank-Wert als das umgebende Polygon hat. Dann wird es zuerst ausgerechnet und ausgespart. Allerdings macht das keinen Sinn. Du musst das Polygon eigentlich schon (am besten direkt am IC) auf ein sauberes Potential legen.
So mache ich es.
Autor:
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(eigo)
Datum:
Hallo Simon, und auf welches Potential ziehst du den Pin bzw. das Polygon dann bei einem Uhrenquarz? Kann das denn überhaupt Auswirkungen haben, wenn das Gehäuse vom Quarz auf etwaigen Potentialen liegt? Danke soweit.
Autor:
Simon K.
(simon)
Datum:
Joe E. schrieb: > Hallo Simon, und auf welches Potential ziehst du den Pin bzw. das > Polygon dann bei einem Uhrenquarz? Kann das denn überhaupt Auswirkungen > haben, wenn das Gehäuse vom Quarz auf etwaigen Potentialen liegt? > > Danke soweit. In dem Bild ist die Massefläche unter dem Quarz an einer Stelle an den GND Pin des Prozessors angeschlossen (Ist ein ATxmega128A1). Somit fließt über die kleine Massefläche kein anderer Strom. Der Massepin liegt hier genau neben den zwei Quarzpins (Das ist bei den meisten Chips so). Die Masse ist also direkt die Masse von dem Oszillator-Schaltkreis innerhalb des Chips. Wenn man die Fläche nirgendwo anbindet, bringt sie doch so gut wie nichts.
Datum:
Ist nicht beim TC26H oder TC38H der Layer V-Restrict schon vorhanden? Vielleicht einfach mal einblenden.
Autor:
Simon K.
(simon)
Datum:
Michael_ schrieb: > Ist nicht beim TC26H oder TC38H der Layer V-Restrict schon vorhanden? > Vielleicht einfach mal einblenden. V-Restrict ist nur für Vias.
Datum:
Bei einem von beiden ist auch T u. B. vorhanden. In der Praxis sieht man oft, daß das Gehäuse mit einer Drahtschlinge an Masse festgelötet ist.
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