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Forum: FPGA, VHDL & Co. Xilnx DCM macht Unsinn


Autor: Georgi (Gast)
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Hallo,

ich habe mit einer Xilinx DCM einen Takt von 40 MHz auf 16 Mhz 
übersetzt. Laut Simulation kommen 40 MHz rein und auch auf dem Buffer 
raus, aber der CLKFX, der 16 MHz produzieren soll, weist mehr als 7ns 
Periode auf.

Woran kann das liegen?

Xilinx ISE 11, Modelsun 6.5, jeweils in ps und fs simuliert.

Der Rest des Designs läuft korrekt. Da ist nicht zu beanstanden.

Autor: Christian R. (supachris)
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Georgi schrieb:
> Hallo,
>
> ich habe mit einer Xilinx DCM einen Takt von 40 MHz auf 16 Mhz
> übersetzt. Laut Simulation kommen 40 MHz rein und auch auf dem Buffer
> raus, aber der CLKFX, der 16 MHz produzieren soll, weist mehr als 7ns
> Periode auf.

Könnte das daran liegen, dass 16MHz eine Periodendauer von 62,5ns 
entsprechen?

Autor: Georgi (Gast)
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Ja, sollte man annehmen, und die Simulation sollte das dann bitte auch 
zeigen. So stimmt natürlich nichts.

Es ist nicht zu ergründen woher das kommt. Die DCM ist mit 16 MHz 
parametriert, es kommen aber nur etwa 13 raus.

Jemand eine Idee?

Autor: Christian R. (supachris)
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Und dein Eingangstakt in der Simulation ist wirklich 40MHz? Der DCM hat 
einen starren Übersetzungsfaktor, wenn der Eingangstakt nicht stimmt, 
stimmt der Ausgangstakt auch nicht. Um welchen FPGA gehts eigentlich? 
Zum Beispiel am Virtex 4 DCM kann ich gar keine 16MHz am CLK_FX machen, 
wenn ich 40MHz Eingang hab. Am Spartan 3e gehts, da macht er D=2, M=5, 
was ja korrekt ist.

Autor: Georgi (Gast)
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Spartan 3A. Nun geht es. Ich habe die Teiler manuell eingestellt und 
zwar nicht 2:5 sondern 4:10. Super oder?

Erklären kann ich das nicht ...

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