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Forum: FPGA, VHDL & Co. aus langsamen clock schnelles clock generieren


Autor: CPLD (Gast)
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hallo,

ich hab im forum nichts gefunden was mir weiterhelfen konnte.

meine frage: ich hab ein clocksignal(z.B: 20MHz) welches an meiner CPLD 
anliegt, kann ich dieses clocksignal (softwaremäßig) vervielfachen(z.B: 
60MHz) ?

Das 60 Mhz signal wird nur intern benötigt

Danke mfg

Autor: Schrotty (Gast)
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Üblicherweise macht man sowas mit einer PLL, aber ich glaube nicht, dass 
du in deinem CPLD davon eine hast. FPGAs bieten sowas allerdings an.
Du könntest evtl den Takt durch einen fiesen Trick verdoppeln, indem du 
mit der steigenden und fallenden Flanke arbeitest, aber das gibt ein 
"hässliches" Design.
Kurzum: Meiner Meinung nach gibt es da keine "saubere" Lösung.

Autor: Cpld (Gast)
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Dankeschön !

d.h. das klügste wäre es einen oszillator zu verwenden und über diesen 
die notwendige taktfrequenz zu generieren oder ?

mfg

Autor: Falk Brunner (falk)
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