AT90PWM3B, Takt und PLL

[marc (Gast)]

Mahlzeit!
Kann mir mal jemand sagen, ob ich das Datenblatt richtig verstanden 
habe:

Bezieht sich auf Kapitel 7 und das Bild auf Seite 37
Der externe Quarzoszillator (8MHz) wird durch 8 geteilt (nicht CKDIV8!) 
und in der PLL mit 64 multipliziert. Diese 64MHz werden, wahlweise noch 
durch zwei dividiert, der PSC zugeführt und durch vier dividiert (16MHz) 
an den Prozessorvorteiler geleitet. Der Prozessorvorteiler ist per 
Fusebit CKDIV8 auf 1:1 oder 1:8 einstellbar. Weiterhin kann er 
nachträglich mit dem Register CLKPR variiert werden.

Die machen mich wahnsinnig!

[marc (Gast)]

Ich muß das nochmal nach oben schieben. Hat denn noch niemand die PLL in 
diesem Chip benutzt?