Hallo an alle,
In letzter Zeit habe ich mich mit dem Thema VHDL beschäftigt. Nun möchte
ich mit dem Altera DE1 Board in die FPGA Materie einsteigen.
Nun habe ich folgende einfache Entity:
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 |
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4 | entity LED is
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5 | port( LEDR : out std_logic_vector(3 downto 0);
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6 | KEY : in std_logic_vector(3 downto 0));
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7 | end LED;
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9 | architecture BEHAVIOUR of LEDis
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10 |
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11 | begin
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12 | LEDR <= KEY;
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13 | end BEHAVIOUR;
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Die Ein- und Ausgansports LEDR und KEY entsprechen den Pin-Definitionen
aus der mitgelieferten Pin-Assignment Datei.
Nun habe ich ein erstes Projekt, für den verwendeten FPGA erstellt. Die
Pin_Assignment Datei habe ich mit Assignments->Import Assignments
eingebunden.
Beim vollständigen Compilieren des Projektes ergeben sich jedoch mehrere
Warnings:
1 | Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.
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2 | Warning: Ignored I/O standard assignments to the following nodes
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3 | Warning: Found 4 output pins without output pin load capacitance assignment
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4 | Warning: Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information.
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Die erste Warung ist zu vernachlässigen. Die Einstellung der
Ausgangskapazität weiß ich auch zu lösen: Assignments->Device->Device
and Pin Options-> Tab Capacative Loading: Hier eine passende Kapazität
eintragen. Welche Werte?? Gibts die im Datenblatt. Dieser Wert ist
lediglich für eine genauere Timing-Analyse relevant, oder?
Was bedeuten die anderen Warnungen bzw. wie kann ich sie beseitigen?
Weiters bekomme ich noch eine kritische Warnung:
1 | Critical Warning: No exact pin location assignment(s) for 8 pins of 8 total pins
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Warum kommt es dazu? Ich habe doch eine passende Pin-Assignment Datei
eingebunden.
Ich hoffe es kann mir als Anfänger jemand helfen und weitere Tipps
geben.
Danke eim Voraus
lg Robert