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Forum: FPGA, VHDL & Co. DDR2 Speicher MIG


Autor: Frank (Gast)
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Hallo,

ich hab da eine Frage zum DDR2 Ram und den MIG von Xilinx.
Laut Datenblatt hat das 256MB Modul von Micron MT4HTF3264H – 256MB 25 
Addressierungsleitunge. Für die Spalte 10 für die Reihe 13 und für die 
Bank Adresse noch 2. Bei einer Datenbusbreite von 64 Bit macht das (2^25 
* 64)/8 = 256MB. Im MIG Core hat das Datenbus-FIFO allerdings 128Bit. 
Laut MIG Datenblatt ist die Adressierung linear. Liest und schreibt der 
Controller wenn ich bsp die Adresse "0" angebe auch gleich die Adresse 
"1" mit? denn bei einer linearen Adressierung müsste man die Adresse 
immer um 2 erhöhen um die Daten nicht zu überschreiben?

Kann mir hier vielleicht jemand behilflich sein was die Adressierung 
angeht?


Frank

Autor: Frank (Gast)
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Habs gefunden,

Die Adresse muss in einem Burst immer um 4 erhöht werden. die anderen 
Adresse dazwischen werden generiert.

gruß Frank

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