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Forum: FPGA, VHDL & Co. TimeQuest & SPI-IP-Core


Autor: Matthias G. (mgottke)
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Ich stehe zur Zeit auf dem Schlauch und bekomme einfach das Timing 
Constrain für einen einfachen SPI Core nicht gebacken:

Mein Test-Design:
Einen Takteingang (clk_in) mit 50MHz. Gefolgt von einer PLL die daraus 
einen clk_cpu von 90MHz erzeugt. Im SOPC-Builder ein Nios und ein SPI 
IP-Core. Der Core ist so eingestellt dass der SPI-Takt 15MHz beträgt. 
Daher: Der SPI-Takt ist 1/6 des CPU-Taktes (=IP-Core Takt). Ich benutzen 
am SPI nur die Ausgänge. MISO ist unbenutzt (konstant Low) und benötigt 
daher kein Constraining.

Nun werden alle SPI-Signale (SPI-Takt, MOSI und CS) vom CPU-Takt 
abgeleitet. Alle Ausgänge kommen aus einem FF das vom CPU-Takt getaktet 
wird. Daher: Der SPI-Takt ist nicht der Takt für das MOSI und daher 
nicht der Taktgeber für das Schieberegister.

Im Anhang ist nun mein Grundlegendes sdc-File. Daraus wird näheres 
ersichtlich. Kann mit da jemand helfen?

Und hier noch die Reportaufrufe dazu:
report_timing \
   -from_clock clk_cpu \
   -to_clock clk_spi_out \
   -setup \
   -npaths 20 -detail path_and_clock \
   -panel_name {Display | SPI Timing | setup}

report_timing \
   -from_clock clk_cpu \
   -to_clock clk_spi_out \
   -hold  \
   -npaths 20 -detail path_and_clock \
   -panel_name {Display | SPI Timing | hold}

Autor: Matthias G. (mgottke)
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Gibt es hier keine Altera-User, die so was schon mal gemacht haben?

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